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使用cadence和mentor的朋友请注意了!
2012-10-18 16:56 4 2626
防止FPGA设计中综合后的信号被优化
2012-10-18 16:56 3 4523
[VHDL] ddr2与virtex 5 的连接
2012-10-18 14:35 4 2533
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2012-10-18 13:06 8 2591
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2012-10-17 21:24 1 4568
RTL级与行为级
2012-10-17 21:09 5 2639
ZED zynq 板子到了,启动信息如下
2012-10-17 21:08 1 1821
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2012-10-17 21:08 14 3185
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2012-10-17 20:58 4 2331
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FPGA在线加载模式简介
2012-10-17 20:54 1 2262
HDMI 转换与传输
2012-10-17 20:45 2 2181
RocketIO及其在高速数据传输中的应用
2012-10-17 20:39 3 2179
[matlab] 问个资源的问题,8bit的加法需要多少LUT?
2012-10-17 17:13 18 5394
FPGA设计经验教训杂谈-2
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FPGA系统设计实战经验分享-硬件篇
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2012-10-16 22:00 3 1757
赛灵思ISE12 设计套件最新功能详解 attachment
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在windows下配置编辑VHDL的Emacs
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