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Xilinx+ISE9.1使用全流程中文书.part2 attachment
2011-3-23 21:08 4 2458
ModelSim-Altera仿真时出现的问题。 attach_img
2011-3-23 15:51 3 3191
FPGA实验板电路图 attachment
2011-3-23 15:21 1 1947
将夏宇闻老师教材里一段式状态机改写成三段式,请指正。
2011-3-23 14:02 3 2849
I2C 的verilog模块中,状态机主要实现什么功能?
2011-3-23 11:59 1 2587
cpld能传输时钟吗,该怎么弄啊?
2011-3-23 11:57 5 4489
如何例化元件,是在不会,希望大家帮忙下
2011-3-23 11:39 6 2454
DSP2812开发板原理图 attachment
2011-3-22 22:34 0 1873
DSP2812开发板原理图 attachment
2011-3-22 22:00 0 1828
赛灵思的广电方案分享
2011-3-22 19:05 3 2301
Xilinx FPGA全局时钟和第二全局时钟资源的使用方法
2011-3-22 10:58 8 12160
[verilog] 恭喜赛灵思:全球首个28nm FPGA 产品交付客户
2011-3-22 10:50 11 3016
Xilinx的数字信号处理解决方案
2011-3-21 22:39 3 2344
[matlab] Xilinx的IP核应该指南 attachment
2011-3-21 22:38 8 3192
[matlab] 求助:编写应用程序 attachment
2011-3-21 22:19 9 2450
全球第一款28nm产品视频演示-优酷网
2011-3-21 21:24 1 1468
基于FPGA的UltraDMA数据记录系统.pdf attachment
2011-3-21 18:57 1 2649
那为大哥知道电脑套色系统
2011-3-21 15:53 0 1610
[推荐]CPLD/FPGA开发板详细技术资料+原理图 attach_img
2011-3-21 15:15 0 2392
[matlab] ISE: place and route report?
2011-3-21 10:56 2 4525
issue list -- 1 attachment
2011-3-20 21:48 8 2667
[CPLD] Spartan 3E初学者主板示意图 attachment
2011-3-20 21:47 2 2996
FPGA分频的问题
2011-3-20 15:16 10 3784
[matlab] 请教一个system generator中遇到的问题 attach_img
2011-3-20 13:25 4 3231
[matlab] testbench里提示找不到模块,这是为什么?
2011-3-19 23:02 6 7662
ModelSim-Altera仿真时出现的问题。
2011-3-18 08:42 6 3252
CPLD控制DA问题
2011-3-17 23:12 4 2903
用fpga实现 I2C 的思路
2011-3-17 17:54 3 2328
DSP与普通MCU的区别
2011-3-17 11:56 0 1845
DSP C语言与主机C语言的主要区别
2011-3-17 11:53 0 1849
FPGA高性能数字信号处理能力的来源
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利用Virtex-5 SXT的高性能DSP解决方案
2011-3-17 11:33 0 1690
如何实现高性能的DSP处理
2011-3-17 11:29 0 1544
FPGA高性能数字信号处理能力的来源
2011-3-17 11:26 0 1989
基于FPGA及模拟电路的模拟信号波形的实现
2011-3-17 11:20 0 2474
分析模拟信号和数字信号之间的区别
2011-3-17 11:18 0 2125
数字信号处理概述
2011-3-17 11:15 0 1985
gal的输出端接了光耦,需要加上拉吗 attach_img
2011-3-17 11:05 6 3434
Spartan6 4*SPI 配置电路 attach_img
2011-3-17 10:56 7 5140
关于流水线请教
2011-3-17 10:50 5 2900
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