本版专家: gaochy1126
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[cadence] pspice软件打不开,总是跳出这框框,大神教教。。 attach_img
2015-12-13 19:49 1 1360
[protel] 请问自定义的电源网络如何与IC的默认VCC引脚连接?
2015-12-11 10:19 2 1392
[protel] AD规则的问题:“minimum solder mask sliver”? attach_img
2015-12-11 09:46 7 17904
[protel] altium10分割覆铜显示问题 attach_img
2015-12-10 22:04 7 1801
[Allegro] allegro导入网表问题报错!!
2015-12-10 21:14 2 6146
[multisim] 调光灯电路仿真 新人帖
2015-12-9 12:46 1 1236
外围元件最少的车灯方案IC yy2002
2015-12-7 18:02 0 1421
[FPGA] KAI0340CCD驱动信号问题 新人帖
2015-12-7 10:50 7 1191
[protel] ad10 生成的pcb没有网络 attach_img
2015-12-5 10:51 6 2748
[FPGA] MDK 新人帖 attach_img
2015-11-30 22:33 6 1116
[FPGA] Chipscope 在验证SPI指令时,只能抓取到执行最后一个指令的信号波形,这是为什么?
2015-11-30 22:32 3 958
[FPGA] fpga_液晶显示 attachment
2015-11-30 22:31 4 1160
[protel] 请教:四层板的自动布线,应该用哪个布线策略 ? attach_img
2015-11-29 17:10 3 5330
[protel] 请教:“rip-up violations after routing”是什么意思 ? attach_img
2015-11-29 15:52 3 3027
[protel] AD问题:请教,这个符号是什么意思 ? attach_img
2015-11-28 12:11 4 3167
[protel] 请教:这里的>50%是什么意思 ? attach_img
2015-11-28 12:09 3 1424
[protel] 求一个SCSI 100的protel封装,谢谢!
2015-11-27 17:57 1 1471
[protel] AD10 原理图使用了端口 转成PCB 飞线没有无网络 求解决 attach_img
2015-11-27 12:41 8 4022
[Allegro] 高速PCB设计在线答疑【0826篇】【Cadence Allegro视频】 attach_img
2015-11-26 23:02 0 1338
[Allegro] 高速PCB设计在线交流【0715篇】【Cadence Allegro视频】 attach_img
2015-11-26 22:58 0 1583
[Allegro] PCB工程师的选择、发展与**【Cadence Allegro视频学习】 attach_img
2015-11-26 22:50 0 1343
[protel] altium designer 有这个功能吗 ? attach_img
2015-11-25 20:07 13 1865
[FPGA] 什么是EDA软件?
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[protel] 电路仿真软件LTSpice IV中TVS管模型参数问题
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[Allegro] 同步问题 新人帖
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[cadence] cadence 610 DRC,EXR和LVS的问题 新人帖 attach_img
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[PADS] pads logic如何默认隐藏管脚号 attach_img
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