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Verilog中浮点数进行截位
2014-9-2 08:58 5 3614
[FPGA] VHDL 1602 第二行只显示点阵
2014-9-1 23:17 2 2017
[multisim] multisim** attach_img
2014-9-1 23:16 3 1507
[CPLD] stm32 能否隔着CPLD读取SRAM?
2014-9-1 13:05 3 1484
哪位高人告诉我下LED驱动电源排名前十的方案公司有哪些?
2014-8-31 21:39 2 1425
[Allegro] licensing 问题 attach_img
2014-8-31 08:28 0 1199
[PADS] PADS 新手一枚
2014-8-31 01:26 7 1851
DDR2的VREF和VTT能不能接到一起? attach_img
2014-8-30 11:47 12 11538
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[protel] AD08 和 AD09 有何区别?
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[protel] pads 动态走线问题 attach_img
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CCS5.2 的graph 怎么不能好用?
2014-8-26 10:59 2 1230
[protel] 请评价一下这个布局布线 attach_img
2014-8-25 11:07 7 2059
[cadence] Proteus Design Suite v8.1 SP1 build 17358 1CD
2014-8-23 10:35 0 1719
[Verilog HDL] 关于2.4G发射天线。 attach_img
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[PADS] 请教前辈帮忙看看我画的板子,指点下 attach_img
2014-8-21 14:24 19 2234
vhdl时钟上升沿与下降沿都促发利用怎么编写??
2014-8-20 16:09 9 20265
分享职业机会
2014-8-20 09:13 0 1246
[protel] AD08 history目录下的压缩文件可以删除吗? attach_img
2014-8-20 08:48 5 4504
[PADS] reuse显示灰色的,不能使用是什么原因啊
2014-8-20 07:34 0 1275
[FPGA] 求大神指导是哪里错了? attach_img
2014-8-18 16:05 5 3233
[FPGA] 请问管脚配置中off-chip termination和IN TERM \ OUT TERM分别指什么啊?
2014-8-18 09:38 1 4923
[FPGA] 关于一个io标准的问题,请各位大侠指教
2014-8-18 09:06 2 1252
求助文件转换 attachment
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[Allegro] Allegro中正负片的概念及相关设置
2014-8-15 09:35 0 1370
[Allegro] cadence 导出网表错误 attach_img
2014-8-14 16:37 2 1725
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[FPGA] FPGA内置RAM核读写
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[protel] Altium Designer 13 安装完整元件库
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[multisim] multisim使用中几个小问题求解
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[protel] 详解PCB多层板设计时的EMI的规避技巧
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[Allegro] Allegro模型添加与规则设置 attachment
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[Allegro] (初学者)PCB editor 导入网络表 错误,求指导
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2014-8-12 16:16 35 5978
[PADS] 为什么近来越来越多人用PADS设计多层板?
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[FPGA] 跨时钟传输数据,写侧数据是8个8位的,怎么让读16位,每次读2个,4次读完
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[protel] 多通道(room)设计、出现sequence errors错误 attach_img
2014-8-8 16:56 0 2993
论坛大神求IC选型号
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