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夏闻宇Verilog HDL课件,不会让您失望的 attachment
HDL ,verilog ,verilo ,hd ,AC
FPGA论坛 xjsxjtu 2012-9-8 10 3531 lxAPP 2012-11-10 21:47
verilog能实现倍频吗? FPGA论坛 shell.albert 2012-8-24 10 19646 GoldSunMonkey 2012-8-30 09:13
FPGA硬件设计 新手园地 tcsheep01 2009-3-7 9 6227 senzh01 2009-12-21 20:26
夏宇闻fpga教程:Verilog HDL的基本语法 attachment FPGA论坛 后来的我们 2011-12-5 9 2664 tikelu 2011-12-6 20:40
用verilog HDL设计电子时钟 新手园地 蒙meng 2012-5-15 9 2700 wukunshan 2012-5-27 20:56
使用外置FIFO芯片还是FPGA内部实现??
FIFO ,FPGA ,芯片 ,IDT ,verilog
FPGA论坛 shell.albert 2012-7-31 9 5648 qiuqiandexiaozh 2012-8-12 08:57
verilog学习 FPGA论坛 mdykj33 2015-10-21 9 1751 mengyuwei290 2015-12-4 09:13
大家觉得没做过FPGA板子的实验,可以找到FPGA的工作么? FPGA论坛 zhang-sb23 2013-8-3 9 2653 lwq030736 2013-8-7 15:10
Verilog应用全攻略 attachment FPGA论坛 wmsk 2013-1-22 9 2238 ifpga 2013-4-16 17:19
【求助】谁有A/D和D/A转换的verilog的程序啊??? attachment EDA 技术 fydbyhz 2009-8-5 10 4967 GoldSunMonkey 2013-5-16 23:10
verilog hdl 编写的传输门
HDL ,编写 ,verilog ,IO ,module
ZLG 米其林r 2010-3-22 10 4932 conghung2011 2011-12-1 15:17
奇数倍分频(Verilog) FPGA论坛 AutoESL 2011-7-18 10 2610 xwj 2011-7-21 08:26
verilog中reg和wire类型的区别和用法 ZLG 即时生效 2012-1-18 9 4346 lirfv 2012-2-6 21:04
请教:verilog实现的UART模块中波特率的时钟分频问题…… FPGA论坛 yuxiang2008 2012-4-18 9 6206 hawksabre 2012-12-27 18:28
深入浅出FPGA-3-verilog HDL FPGA论坛 星星之火红 2012-11-5 10 2886 hero2009nj 2013-10-10 15:17
VERILOG怎么样实现顶层文件调用其他模块?
verilog ,Wire ,TI ,TPU ,Output
FPGA论坛 wrr891208 2013-5-28 9 24322 liwei028 2020-4-15 10:41
高手们是怎么使用并行思想去设计模块的? FPGA论坛 zhang-sb23 2013-8-24 9 2254 zhang-sb23 2013-8-26 06:12
关于用的FPGA做位同步时钟提取问题,求大神进来指导! FPGA论坛 hutianyu 2013-10-9 10 2247 haitaox 2013-10-15 16:12
UART波特率问题 万利电子 hsbjb 2013-10-28 9 1857 smilingangel 2013-11-18 20:20
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