今日: 1|主题: 14200|帖子: 104294 收藏 (179)
[FPGA] FPGA设计干净的代码是程序员的核心技能
2019-7-25 09:14 0 418
[FPGA] 明德扬至简设计法原理与应用--1.6高效编辑器GVIM
2019-7-24 15:43 0 675
[FPGA] 安森美Python1300/5000/25K系列CMOS传感器应用 attach_img
2019-6-2 11:34 0 1721
[verilog] 大神们,请问有关于超声全聚焦算法的Verilog的程序吗?我想参考一下。 新人帖
2019-5-30 09:48 0 736
[Quartus] Quartus 18.1 timing constraint,​set_multicycle_path使用問題 新人帖 attach_img
2019-5-13 18:23 0 880
[verilog] 设计一个基于数据帧的异步fifo存储器 新人帖
2019-5-11 15:43 0 713
[FPGA] 有什么办法可以完全**quartus II 13.0版本的方法
2019-5-9 18:48 0 729
[FPGA] 编译工程文件的时候总是提示“N/A until Partition Merge”的问题 新人帖 attach_img
2019-5-7 08:24 0 2621
[FPGA] 求助芯片MC68336烧录
2019-5-2 15:03 0 380
[Quartus] eclipse中出现Unresolved inclusion问题,求大神指点 attach_img
2019-4-29 15:24 0 1020
[verilog] 有偿请教verilog 就是一些顶层模块例化问题,我不会连接 新人帖
2019-4-27 10:50 0 821
[FPGA] 明德扬FPGA设计模板系列教程-D触发器、波形、代码 attach_img
2019-1-17 17:29 0 1054
[FPGA] 关于使用XILINX S6 实现DISPLAYPORT RX
2018-12-28 13:59 0 1309
[Quartus] quartus ii hdl语言运行时出现问题 求解答 新人帖
2018-12-23 10:28 0 885
[FPGA] FPGA架构和应用基础知识
2018-12-21 16:49 0 800
[FPGA] FPGA架构和应用基础知识
2018-12-14 16:58 0 646
[verilog] 新手求助,8位二进制累加器 attach_img
2018-12-11 18:43 0 1014
verilog用$fopen打不开txt文件
2018-12-9 20:46 0 1505
[FPGA] 数字时钟-明德扬至简设计与应用FPGA
2018-12-5 16:55 0 764
[FPGA] VGA显示圆-至简设计与应用FPGA
2018-12-3 10:36 0 931
[FPGA] VGA显示图片-明德扬至简设计与应用FPGA
2018-11-27 11:08 0 1140
fpga器件下载程序后供电发生改变 新人帖
2018-11-26 09:59 0 560
[FPGA] 【毕设分享】基于FPGA设计的数字时钟 毕设(视频 源码) attachment
2018-11-23 10:50 0 1059
[FPGA] 基于FPGA的VGA显示设计项目 FPGA毕设 attachment
2018-11-21 17:06 0 1114
[FPGA] 基于fpga的FIR滤波器设计(附上源码代码下载) attachment
2018-11-16 16:02 0 1129
[FPGA] 信号发生器和DA转换 FPGA案例教程
2018-11-16 00:19 0 807
[FPGA] 分享贴:刚完成的FPGA插值滤波器设计
2018-11-15 00:26 0 808
基于FPGA的插值滤波器设计 attachment
2018-11-14 16:02 0 945
[FPGA] 基于FPGA的AD/DA采集(附件源码代码) attach_img
2020-10-29 17:21 1 11014
[FPGA] 串口通信--明德扬至简设计案例与应用FPGA
2018-11-13 10:37 0 642
[FPGA] 明德扬FPGA连载课程第一阶段第三章VERILOG(2)
2018-11-6 09:20 0 679
[FPGA] 基于FPGA的VGA显示图片 attach_img
2018-11-5 11:48 0 1502
[FPGA] 基于FPGA数码管设计 attach_img
2018-11-5 11:16 0 1084
[modelsim] modelsim仿真,波形错位,跑下面去了 新人帖 attach_img
2018-11-2 16:14 0 818
[FPGA] 明德扬FPGA连载课程第一章阶段设计基础一.FPGA简介
2018-11-1 10:36 0 552
[modelsim] modelsim 6.5se (32位)与ISE仿真库 新人帖
2018-10-24 14:53 0 702
[FPGA] Libero ide v9.1 开发工具 新人帖
2018-10-15 13:23 0 1722
[FPGA] 编译后时序有错误,下面这种错误怎么解决呢? attach_img
2018-10-11 17:48 0 1084
[FPGA] 明德扬至简设计法--verilog的综合器和仿真器 attach_img
2018-10-8 15:54 0 678
[FPGA] 试试事实上是是是 新人帖
2018-10-4 23:34 0 588
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则