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XC6VSX475T-FF1156几层PCB能走通?
2012-12-29 23:21 10 3015
[matlab] 今天遇到了一个超级奇怪的问题 关于ISE 13.2的 请教各位大侠 attachment  ...23
2012-12-29 21:45 43 9495
我与赛灵思的2012+初次与你相恋 attach_img  ...2
2012-12-29 11:59 20 2995
我与赛灵思的2012++我学习我快乐  ...2
2012-12-29 10:02 22 3279
我和赛灵思的2012--zynq...其实我等你很久了.
2012-12-29 00:41 14 2499
[Quartus] 我与XILINX的2012-综合的简叙 attach_img
2012-12-29 00:40 8 2481
[verilog] 我与赛灵思的2012+相知相识到相恋
2012-12-29 00:37 5 2487
我与赛灵思的2012——久久地期待
2012-12-29 00:35 2 1615
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 attach_img
2012-12-29 00:30 7 2032
我与赛灵思的2012+“相识新娘” attachment
2012-12-29 00:28 10 1991
FPGA求指教
2012-12-28 23:02 4 1834
FPGA代码设计过程中故障记录
2012-12-28 22:49 5 2399
cordic IP求相位的连续问题
2012-12-28 22:33 2 1841
对建立时间和保持时间的疑问
2012-12-28 22:33 2 2211
FPGA 和pc104 isa通讯
2012-12-28 22:30 3 2010
block ram可以实现移位操作吗
2012-12-28 22:30 5 1566
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后
2012-12-28 21:45 2 1744
一个简单程序,求大神帮我看看
2012-12-28 21:41 5 1328
求助
2012-12-28 21:40 3 1856
手把手课堂:简单MicroBlaze微控制器的理念
2012-12-28 21:30 8 2493
提高时序和FPGA资源利用率的小技巧
2012-12-28 18:23 2 1956
关于时序图
2012-12-28 18:17 2 1437
SRAM建模?
2012-12-28 16:22 1 1422
关于block ram的输出延迟问题
2012-12-28 16:21 1 1447
这个警告怎么处理 attach_img
2012-12-28 16:00 2 1691
有大侠在搞FPGA烧写器的吗?
2012-12-28 14:52 1 1961
我与赛灵思的2012+"上下五千年"内涵 attachment
2012-12-28 13:32 3 1422
[Quartus] 请教问题,关于FPGA管脚定义发生改变 attachment
2012-12-28 09:23 16 6864
请教FPGA能烧进程序,IO没有逻辑输出?
2012-12-28 09:06 3 2707
NGC调用的问题
2012-12-27 21:54 5 3036
请教大家一个关于全局时钟的问题 attach_img
2012-12-27 21:45 8 3691
Verilog HDL建模技巧 :低级建模 仿顺序操作
2012-12-27 21:34 15 2332
[verilog] 为何选择Zynq-7000 All Programmable SoC
2012-12-27 21:33 1 2081
[Quartus] 基于SRAM的FPGA连线资源的一种可测性设计
2012-12-27 21:29 3 2598
基于FPGA嵌入式系统的雷达信号模拟器
2012-12-27 21:28 7 2134
我又来发问了 我想问一下 这两张图是什么意思? attachment  ...2
2012-12-27 21:27 22 3377
请教:verilog实现的UART模块中波特率的时钟分频问题……
2012-12-27 18:28 9 6188
可重构计算:高效灵活的计算技术
2012-12-27 18:14 9 2385
DVB-S射频调制的FPGA实现
2012-12-27 18:11 6 1764
可编程逻辑器件的分类及特点
2012-12-27 17:40 2 2240
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