收藏本版 |订阅

今日: 0|主题: 14374|帖子: 104884

发个帖子吐个槽,问题找到了。蛋疼的赛灵思,蛋疼的ISE
2012-12-30 21:50 8 1749
Modesim错误
2012-12-30 21:47 1 2609
从EPCS加裁NIOS
2012-12-30 21:37 1 1744
[matlab] 求助FPGA中的条件编译问题
2012-12-30 21:27 5 2163
关于signal tap ii的问题
2012-12-30 21:01 1 1562
所有的register都为unconstrained
2012-12-30 19:15 1 1883
我与赛灵思的2012+爱上你才有未来 attachment  ...2
2012-12-30 18:56 23 3342
如何将ucfs文件系统植入nios ii工程中?
2012-12-30 18:05 1 1745
[VHDL] 如何进行xilinxFPGA的后仿真 attachment
2012-12-29 23:42 17 5644
心血来潮想问问EDK的使用?
2012-12-29 23:23 3 1693
为何选择Zynq-7000 All Programmable SoC agree
2012-12-29 23:22 6 1893
XC6VSX475T-FF1156几层PCB能走通?
2012-12-29 23:21 10 3075
[matlab] 今天遇到了一个超级奇怪的问题 关于ISE 13.2的 请教各位大侠 attachment  ...23
2012-12-29 21:45 43 9547
我与赛灵思的2012+初次与你相恋 attach_img  ...2
2012-12-29 11:59 20 3041
我与赛灵思的2012++我学习我快乐  ...2
2012-12-29 10:02 22 3311
我和赛灵思的2012--zynq...其实我等你很久了.
2012-12-29 00:41 14 2522
[Quartus] 我与XILINX的2012-综合的简叙 attach_img
2012-12-29 00:40 8 2519
[verilog] 我与赛灵思的2012+相知相识到相恋
2012-12-29 00:37 5 2498
我与赛灵思的2012——久久地期待
2012-12-29 00:35 2 1625
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 attach_img
2012-12-29 00:30 7 2041
我与赛灵思的2012+“相识新娘” attachment
2012-12-29 00:28 10 2004
FPGA求指教
2012-12-28 23:02 4 1848
FPGA代码设计过程中故障记录
2012-12-28 22:49 5 2423
cordic IP求相位的连续问题
2012-12-28 22:33 2 1843
对建立时间和保持时间的疑问
2012-12-28 22:33 2 2225
FPGA 和pc104 isa通讯
2012-12-28 22:30 3 2013
block ram可以实现移位操作吗
2012-12-28 22:30 5 1578
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后
2012-12-28 21:45 2 1757
一个简单程序,求大神帮我看看
2012-12-28 21:41 5 1339
求助
2012-12-28 21:40 3 1856
手把手课堂:简单MicroBlaze微控制器的理念
2012-12-28 21:30 8 2496
提高时序和FPGA资源利用率的小技巧
2012-12-28 18:23 2 1960
关于时序图
2012-12-28 18:17 2 1444
SRAM建模?
2012-12-28 16:22 1 1425
关于block ram的输出延迟问题
2012-12-28 16:21 1 1448
这个警告怎么处理 attach_img
2012-12-28 16:00 2 1693
有大侠在搞FPGA烧写器的吗?
2012-12-28 14:52 1 1963
我与赛灵思的2012+"上下五千年"内涵 attachment
2012-12-28 13:32 3 1423
[Quartus] 请教问题,关于FPGA管脚定义发生改变 attachment
2012-12-28 09:23 16 6881
请教FPGA能烧进程序,IO没有逻辑输出?
2012-12-28 09:06 3 2725
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部