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[verilog] 我与赛灵思的2012+相知相识到相恋
2012-12-29 00:37 5 2246
我与赛灵思的2012——久久地期待
2012-12-29 00:35 2 1363
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 attach_img
2012-12-29 00:30 7 1830
我与赛灵思的2012+“相识新娘” attachment
2012-12-29 00:28 10 1739
FPGA求指教
2012-12-28 23:02 4 1640
FPGA代码设计过程中故障记录
2012-12-28 22:49 5 2112
cordic IP求相位的连续问题
2012-12-28 22:33 2 1667
对建立时间和保持时间的疑问
2012-12-28 22:33 2 1952
FPGA 和pc104 isa通讯
2012-12-28 22:30 3 1842
block ram可以实现移位操作吗
2012-12-28 22:30 5 1414
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后
2012-12-28 21:45 2 1634
一个简单程序,求大神帮我看看
2012-12-28 21:41 5 1175
求助
2012-12-28 21:40 3 1665
手把手课堂:简单MicroBlaze微控制器的理念
2012-12-28 21:30 8 2205
提高时序和FPGA资源利用率的小技巧
2012-12-28 18:23 2 1639
关于时序图
2012-12-28 18:17 2 1294
SRAM建模?
2012-12-28 16:22 1 1300
关于block ram的输出延迟问题
2012-12-28 16:21 1 1257
这个警告怎么处理 attach_img
2012-12-28 16:00 2 1451
有大侠在搞FPGA烧写器的吗?
2012-12-28 14:52 1 1805
我与赛灵思的2012+"上下五千年"内涵 attachment
2012-12-28 13:32 3 1217
[Quartus] 请教问题,关于FPGA管脚定义发生改变 attachment
2012-12-28 09:23 16 6496
请教FPGA能烧进程序,IO没有逻辑输出?
2012-12-28 09:06 3 2309
NGC调用的问题
2012-12-27 21:54 5 2762
请教大家一个关于全局时钟的问题 attach_img
2012-12-27 21:45 8 3261
Verilog HDL建模技巧 :低级建模 仿顺序操作
2012-12-27 21:34 15 1966
[verilog] 为何选择Zynq-7000 All Programmable SoC
2012-12-27 21:33 1 1782
[Quartus] 基于SRAM的FPGA连线资源的一种可测性设计
2012-12-27 21:29 3 2244
基于FPGA嵌入式系统的雷达信号模拟器
2012-12-27 21:28 7 1846
我又来发问了 我想问一下 这两张图是什么意思? attachment  ...2
2012-12-27 21:27 22 2977
请教:verilog实现的UART模块中波特率的时钟分频问题……
2012-12-27 18:28 9 5895
可重构计算:高效灵活的计算技术
2012-12-27 18:14 9 2163
DVB-S射频调制的FPGA实现
2012-12-27 18:11 6 1462
可编程逻辑器件的分类及特点
2012-12-27 17:40 2 1910
在ZedBoard上运行linux之入门篇↑↑↑
2012-12-27 13:48 8 7397
modelsim 10.1a仿真出现内存加载失败,真想如图,怎么解决! attach_img
2012-12-27 11:01 3 1665
如何用VHDL判断电机转速达到匀速
2012-12-27 09:51 9 1959
改进能提高串口通信可靠性
2012-12-27 08:27 16 2993
FPGA设计的基本原则、技巧与时序电路设计
2012-12-27 08:23 12 2225
LTE基带目标设计平台方案详解
2012-12-26 22:44 5 1457
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