今日: 0|主题: 14202|帖子: 104302 收藏 (179)
[VHDL] mig产生ddr2控制器,有verilog的吗?
2010-11-4 14:45 1 3197
XILIN技术研讨会(大连)邀请函
2010-11-3 21:41 2 2141
[matlab] Xilinx IP Evaluation
2010-11-3 00:43 3 2383
“庆祝赛灵思落户21ic论坛,抢楼送祝福”活动 attachment  ...23456..91
2010-11-2 16:04 1818 110616
Intel也做代工22nm工艺造高性能FPGA
2010-11-2 12:56 2 2173
获奖的进来水水,刚接到领奖地址核对电话了
2010-11-2 12:02 4 2194
[matlab] ise里面带lvds接收器的ip核吗?
2010-11-1 11:48 1 4795
能不能用FPGA代替 mcu+AD
2010-10-30 20:18 13 3870
FPGA实现嵌入式系统概述
2010-10-29 22:15 4 2393
如何消除 I/O 耦合效应
2010-10-29 15:30 2 2340
跪求ispLEVER7的教程 attachment
2010-10-29 15:17 1 2278
[VHDL] virtex_5真贵啊比spartan_6贵这多 attach_img agree
2010-10-29 14:08 11 3804
关于ARM7软核问题,请赐教!!!
2010-10-29 13:09 2 2094
ISE工程如果复制到另外一个路径下,configure device/return all出错? attach_img
2010-10-29 11:06 17 3172
积分啊
2010-10-28 18:33 1 1890
请几位新斑竹给咱们上上课,大家说好不好?呵呵  ...2
2010-10-28 13:21 33 5568
XILINX技术研讨会(沈阳)邀请函
2010-10-28 11:20 3 2445
请问下有没有带有DSP的FPGA芯片
2010-10-28 10:53 2 2418
XILINX技术研讨会(长春)邀请函
2010-10-27 15:47 1 1819
庆祝赛灵思落户21ic论坛,抢楼送祝福”活动
2010-10-27 10:52 0 1768
应用指南: PLL 动态重配置
2010-10-25 21:09 1 3251
好文分享:环球资源杂志资深分析师采访赛灵思公司CTO
2010-10-25 09:49 3 2220
求ispLEVER V6以上版本
2010-10-24 16:33 0 2151
单片机产生时钟信号给FPGA同时接受FPGA发送的串行数据?
2010-10-24 08:27 1 2550
测频程序,液晶子模块例化里面变量只能赋一次初值
2010-10-23 10:54 1 2325
用VHDL实现8253/8254计数,大家帮忙
2010-10-23 07:52 0 2938
帮我看看这个 attach_img
2010-10-22 18:09 1 1969
哪个CPLD论坛资料比较多啊
2010-10-22 16:03 1 2296
95系列的下载工具
2010-10-22 10:03 1 1441
这边**写的不错,适合verilog初学者
2010-10-22 08:55 3 2564
请问对于约翰逊计数器中按键问题!!
2010-10-21 14:41 1 1949
庆祝赛灵思落户21IC
2010-10-20 16:32 13 3149
大家一起来
2010-10-20 16:22 0 1857
选择VHDL还是verilog HDL?
2010-10-20 12:35 16 4051
问个问题
2010-10-20 11:14 6 2089
讨论一下ispLEVER在开发lattice的cpld时端口赋值问题。
2010-10-20 10:32 0 2635
关于活动的楼层变动,有效贴,无效贴的通告(奖品情况) attach_img  ...2345
2010-10-20 10:29 92 9816
建议此次盖楼重新开始
2010-10-20 08:21 13 2571
666楼成功攻占!! attach_img  ...2
2010-10-20 08:19 34 5022
[matlab] 四种常用FPGA/CPLD设计思想与技巧(2)
2010-10-20 08:16 13 3033
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