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Verilog编码规范(1)
编码 ，verilog ，信号 ，代码 ，编写
EDA 技术 梅花望青竹 2013-7-26 6 2493 1185391239 2014-4-5 13:05
急聘 ic设计工程师、项目经理、总经理助理--新公司（上海）
工程师 ，IC设计 ，电路 ，verilog ，verilo
EDA 技术 swfywx 2009-3-23 6 2714 shuai1 2009-8-6 11:13
关于verilog语言的初级问题，请指教
verilog ，Verilog语言 ，verilo ，信号 ，I/O
EDA 技术 lzlsw 2009-3-30 6 3069 一只小蜗牛 2009-9-25 13:12
VHDL和Verilog 黄金参考手册 attachment
HDL ，verilog ，VHDL ，verilo ，hd
电子技术交流论坛 mmuuss586 2013-6-16 6 2996 小耐耐 2020-1-21 09:26
PWM
PWM ，verilog ，verilo
EDA 技术 miantan 2007-1-19 6 2746 fuyun185 2008-4-16 10:59
基于Verilog HDL的UART模块设计与仿真
模块设计 ，HDL ，仿真 ，verilog ，UART
ZLG msp430ing 2012-1-18 6 3189 lifenganhui 2012-2-1 15:59
verilog的一点体验
verilog ，verilo
FPGA论坛 GoldSunMonkey 2013-5-10 6 2508 menglong200806 2013-5-11 21:46
新手准备开始学习FPGA，开发板的选择，dalao们进来给建议
FPGA ，开发板 ，硬件 ，verilog ，嵌入式
FPGA论坛 cross_stone 2017-3-17 6 1659 xiongbb 2017-5-8 07:37
Verilog HDL那些事儿
hd ，HDL ，verilog ，HID ，IDE
EDA 技术 hobbye501 2021-6-25 6 13958 gxl006 2021-9-27 15:51
verilog模块里输入信号的问题
verilog ，信号 ，verilo ，Wire
FPGA论坛 nm2012 2013-4-30 6 2424 GoldSunMonkey 2013-5-1 16:06
【活动贴】Verilog HDL 综合实用教程 attachment
HDL ，verilog ，verilo ，hd ，AC
EDA 技术 feihong777 2013-4-12 6 2151 yangfchn 2013-10-23 23:46
【活动贴】verilog attachment
verilog ，verilo ，AC
EDA 技术 feihong777 2013-4-11 6 2016 panjunren 2013-10-20 22:06
问下为什么看不到波形 attachment
LSI ，model ，modelsim ，SIM ，verilog
FPGA论坛 你好旅行者 2020-4-20 6 973 你好旅行者 2020-4-21 21:33
深入浅出FPGA-2-让source insight 支持verilog HDL
Insight ，verilog ，source ，HDL ，FPGA
FPGA论坛 星星之火红 2012-11-5 6 2794 tuu 2013-8-11 21:50
Verilog算法及建模整理文档 attachment
建模 ，verilog ，C语言 ，HDL ，hd
FPGA论坛 tee. 2012-9-5 6 2219 okyouwin 2012-9-7 11:27
推荐一些FPGA设计方面的书
FPGA设计 ，PLL ，verilog ，数字系统 ，系统设计
ZLG 蹦蹦车 2009-3-20 6 2605 usber 2009-5-9 13:02
怎么对Verilog定义的memory初始赋值
memory ，verilog ，verilo ，存储单元
FPGA论坛 ylanxuez 2012-2-12 6 8339 beck_ck 2012-2-24 12:35
请问一下关于distributed memory generator的ip核
Distributed ，generator ，ip核 ，memory ，verilog
FPGA论坛 wwuchang 2012-3-12 6 3713 GoldSunMonkey 2012-3-13 19:42
T叔有没有Verilog方面的书啊？
verilog ，verilo
电子技术交流论坛 shell.albert 2012-7-30 6 1883 pingis58 2012-8-9 13:17
verilog中复位为何用下降沿
verilog ，信号 ，时钟 ，触发 ，ST
FPGA论坛 magic_yuan 2013-4-5 6 6518 jahnson066 2013-4-6 13:40
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