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[verilog] 初学者请大家帮忙看看这段代码到底错在哪儿了?找了一..... 新人帖 attach_img
2018-8-8 16:20 0 1064
[CPLD] 有谁有maxv的晶振电路设计方面的资料
2018-8-8 11:45 0 951
[FPGA] 请问Libero怎么安装失败啊 attach_img
2018-8-8 10:04 4 1462
代码功能仿真正确,但在板上不行,是不是时序的问题?
2018-8-7 09:15 4 1863
[verilog] 有偿求帮忙调试一个后仿 新人帖
2018-8-5 21:14 7 1788
[CPLD] 编译警告的问题 attachment
2018-8-4 09:48 1 763
[FPGA] 转FPGA FAE ,请问各位技术面试主要面哪些内容
2018-8-4 08:56 0 1399
[FPGA] 用FPGA能产生1nS脉冲吗? 新人帖
2018-8-3 20:46 9 7077
[FPGA] 现在想要安装ACTEL的libero11.8是不是只能用64位系统了。
2018-8-3 14:38 0 1390
[FPGA] FPGA驱动HT1621的问题 attachment
2018-8-3 08:06 2 1237
FPGA会用到外置SRAM吗?
2018-8-2 22:25 4 2099
[FPGA] 两条DDR2怎样组成32bit数据读写 新人帖
2018-8-1 23:10 0 1314
晒晒双FPGA板 attach_img
2018-8-1 22:29 15 3064
[FPGA] FPGA 新人帖
2018-8-1 10:12 0 654
[FPGA] 如何看懂别人的代码
2018-7-31 10:38 1 888
[FPGA] 参数宏定义不懂 新人帖
2018-7-29 17:34 0 1296
[verilog] 请教一下Verilog数据处理问题
2018-7-28 19:06 1 1495
[verilog] ADC数字校准中,在testbench可以用小数分数的形式用于计算? 新人帖
2018-7-28 08:05 0 1674
[FPGA] 学fpga有出路么? 新人帖
2018-7-27 10:58 15 4557
[verilog] 一个初学者简单的语句 新人帖
2018-7-27 08:44 2 1368
impact烧录cpld程序,勾选read protect和write protect有什么后果? attach_img
2018-7-26 18:27 3 2058
[verilog] 直播写一个RISC-V IMC的CPU attach_img
2018-7-23 14:56 9 9748
求助大神,FFT核输出结果和真实值总是差1 新人帖 attach_img
2018-7-23 13:50 1 1632
[FPGA] 以太网和FPGA之间数据交互 新人帖 attach_img
2018-7-19 23:31 7 2473
[CPLD] 用Quartus软件给EPM7064烧录程序,但 programmer中AUTO检测无法检测到芯片是怎么回事
2018-7-19 14:57 1 3038
[FPGA] xilinx SRIO激活 attach_img
2018-7-19 14:41 3 2667
[FPGA] fpga 时序约束讲解视频 attach_img
2018-7-18 15:34 0 1510
[VHDL] VHDL 结构体中定义的ATTRIBUTE是什么?
2018-7-18 15:33 2 5224
[VHDL] 新人,求助函数转换to_integer(unsigned(enc_ldpc_raddr) 新人帖
2018-7-16 20:47 1 2537
K7 SRIO核 GEN2 V1.2的使用问题
2018-7-16 20:28 5 6243
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