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以Spartan3E开讲Xilinx FPGA 内部结构(10.5更新,位于88楼) attach_img digest agree  ...23456..8
2015-7-30 11:35 154 36868
求助猴哥,FIR的IP核问题
2015-7-29 22:21 0 755
[FPGA] FPGA实战演练逻辑篇55:VGA驱动接口时序设计之2源同步接口 attach_img
2015-7-29 11:01 0 954
[FPGA] 求教大神!xilinx,GTX,7 Series FPGAs Transceivers Wizard数据传输问题 新人帖
2015-7-28 18:42 0 1366
[FPGA] PCIE上位机驱动的编写
2015-7-28 15:42 0 1061
[FPGA] FPGA实战演练逻辑篇53:reg2reg路径的时序分析 attach_img
2015-7-24 11:34 0 1311
[FPGA] XXXXXX
2015-7-23 20:24 0 914
[FPGA] 【重要更新】Quartus II 14.1正式版 下载链接和**器 attachment
2015-7-21 17:06 7 2558
[FPGA] FPGA实战演练逻辑篇52:基本时序路径 attach_img
2015-7-20 14:22 0 1105
[FPGA] FPGA 选型
2015-7-20 09:13 3 1229
[FPGA] FPGA实战演练逻辑篇51:建立时间和保持时间 attach_img
2015-7-19 18:31 2 981
求教ISE中PLL的问题
2015-7-17 09:13 3 1193
[FPGA] 一个有关Xilinx microblaze简单语法的问题 attach_img
2015-7-16 00:36 6 2313
[VHDL] VHDL编译时出现问题,求大神解读
2015-7-15 16:10 4 2680
[FPGA] FPGA实战演练逻辑篇50:时钟 attach_img
2015-7-15 10:50 0 871
[FPGA] 如何通过FPGA产生一个伪随机序列?求VHDL源代码 新人帖
2015-7-15 09:10 1 1881
[FPGA] xilinx ise 11.1的license,序列号,**。 attachment
2015-7-14 17:19 12 7768
[CPLD] ALTERA的CPLD布板问题
2015-7-14 11:07 0 1070
[FPGA] FPGA实战演练逻辑篇49:基本的时序分析理论2 attach_img
2015-7-14 10:47 1 738
icecut发来贺电,回复的每人一分(中午已经结贴)  ...23
2015-7-14 10:17 58 12125
【开源】FPGA竞赛实战系列套件资料(外挂模块可达10多块) attach_img  ...23
2015-7-11 16:18 46 7499
[FPGA] FPGA实战演练逻辑篇48:基本的时序分析理论1 attach_img
2015-7-9 21:25 0 824
[FPGA] [紧急求助] 这两道题目怎么用PFGA仿真做 attach_img
2015-7-9 09:06 0 687
[FPGA] FPGA如何控制8位的DA转换器
2015-7-8 18:03 0 1855
[FPGA] FPGA实战演练逻辑篇46:逻辑复制与资源共享 attach_img
2015-7-8 17:54 1 1070
[CPLD] 就想用最小的CPLD器件产生个m序列,熟练的兄弟给指导个
2015-7-8 17:52 3 1447
求助。如何编写程序检测10010序列
2015-7-8 17:51 3 1038
[matlab] VHDL设计举例:步进电机控制器程序设计
2015-7-8 17:45 1 3600
[FPGA] xilinx或Altear管脚锁定能否同AD9同步 新人帖
2015-7-8 17:42 3 1042
[matlab] VHDL设计举例:伪随机数产生器
2015-7-8 16:48 1 4923
[FPGA] FPGA实战演练逻辑篇47:消除组合逻辑的毛刺 attach_img
2015-7-8 10:08 0 901
[FPGA] FPGA资料 attachment
2015-7-7 21:53 0 730
如何前期分配IO-xilinx-Planahead attachment digest
2015-7-7 15:23 8 3815
用CPLD片子实现个m序列,画的原理图不知道哪里有问题啊
2015-7-6 21:11 4 1244
[FPGA] 最近在学习altera的cyclone V的soc开发板,有些问题
2015-7-6 20:47 0 1180
[VHDL] 求助~~FPGA如何实现对cameralink数据传输的控制 新人帖
2015-7-5 21:51 8 4248
有没有人注意Libero IDE 9.1与8.x对比有些变化。
2015-7-4 18:14 0 894
[FPGA] libero ide里器件不全是怎么回事 attach_img
2015-7-4 18:09 4 1363
[FPGA] 谁有vivado的**版啊 求分享啊 attachment
2015-7-3 22:54 9 4164
FPGA+双口RAM+PCI9054
2015-7-3 17:29 1 1920
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