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Core Generator的生成IP核的问题
2012-9-13 13:35 1 1962
北京富士通研发中心招聘链路级仿真FPGA开发实习生
2012-9-13 08:35 9 2319
主从状态机例程
2012-9-12 23:20 5 2922
[CPLD] spartan3 ddr控制器给出的用户接口有auto_ref_req 和 ar_done信号
2012-9-12 19:39 0 2199
学习需要,收块xilinx官方的spartan-3e的评估板
2012-9-12 17:10 18 3235
[CPLD] 基于FPGA的彩色图像Bayer变换实现
2012-9-12 11:20 1 2255
如何有效防止FPGA设计被克隆?  ...2
2012-9-12 09:37 33 6058
FPGA的JTAG不能下载。JTAG是不是烧了?高手帮忙
2012-9-12 00:04 14 5312
异步时钟的同步化,俗称“慢打一拍",寄存一拍
2012-9-11 23:26 3 6447
14.2 里面 MIG v3.61 生成IP的时候报错 attachment
2012-9-11 18:49 1 1333
FPGA/CPLD中常见模块设计精华集锦
2012-9-11 18:25 0 2019
高可靠领域应用FPGA占市场15%
2012-9-11 13:42 15 2968
选择赛灵思(Xilinx)FPGA芯片的N个理由
2012-9-11 12:39 12 3013
20nm FPGA的时代就要来了~
2012-9-11 11:20 5 1979
[Quartus] 高速突发模式误码测试仪的FPGA实现方案
2012-9-11 10:40 0 2100
[CPLD] 基于FPGA的高阶音频均衡滤波器设计
2012-9-11 10:32 4 2631
基于ARM的SoC FPGA缩短设计时间
2012-9-11 10:26 13 2026
驱动问题
2012-9-11 10:25 7 2355
莱迪思宣布iCEblink40评估套件特价促销
2012-9-11 09:58 13 3063
[CPLD] 基于FPGA的部分响应CPM信号解调器的设计
2012-9-10 19:59 3 1973
请问8位控制器数据集成到APB总线上怎么处理比较合理?
2012-9-10 18:40 5 2377
重大科技专项:中国FPGA的核心竞争力
2012-9-10 15:36 7 1995
DE2-70_NET simple_socket_server lab 求救
2012-9-10 15:01 2 3670
[CPLD] SDRAM读出的数据始终是FF attach_img  ...2
2012-9-10 14:31 21 7256
智能型器件Astro II简介
2012-9-10 14:29 7 2186
莱迪思荣获中国"最具创新的FPGA移动电子平台"奖
2012-9-10 14:10 5 1993
玩转FPGA 赛灵思(xilinx)FPGA设计大赛圆满结束
2012-9-10 11:19 6 1806
Xilinx收购PetaLogix意在FPGA和SoC?
2012-9-10 11:19 6 2211
看了1本书,发现好像是写错了,关于连续赋值 attach_img
2012-9-10 11:11 4 2869
reset_counter attach_img
2012-9-10 11:09 10 2238
谁能翻译下,状态机的5个规则
2012-9-9 21:41 1 2111
关于flash读数据,在线等,一直出错,大虾们,快点吧
2012-9-9 21:35 3 2020
如何级联用ISERDES2
2012-9-9 16:30 4 3711
程序跑飞? attach_img  ...2
2012-9-9 16:28 25 5939
FLIR借助MATLAB加速热成像FPGA的开发
2012-9-9 16:07 5 1801
[CPLD] 基于FPGA的高效FIR滤波器设计与实现
2012-9-9 15:10 1 2154
基于FPGA_CPLD的通用异步通信接口UART的设计 attachment
2012-9-9 14:48 3 2091
华为FPGA设计高级技巧Xilinx篇 attachment
2012-9-9 11:47 13 3134
基于FPGA的LED全彩显示屏控制系统设计 attachment
2012-9-9 11:00 12 2587
Verilog 代码风格-供参考
2012-9-8 17:52 1 2189
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