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如果某一条路径被以下四个约束语句同时约束...... attach_img
ST ，AI ，Constraint ，IO ，Train
FPGA论坛 21小跑堂 2012-12-25 61 6683 cxh_boy 2013-2-2 11:55
16.5版本中constraint manager问题l attach_img
Manager ，Constraint ，TI ，routing ，lg
PCB技术 lilinfei520 2016-8-18 19 1312 随风而去吧 2021-3-3 20:25
如何进行xilinxFPGA的后仿真 attachment
后仿真 ，xilinxFPGA ，se ，Constraint ，ni
FPGA论坛 poiu_elab 2012-6-26 17 4421 rock_andy 2012-12-29 23:42
时钟时序分析？ attach_img
时序 ，时钟 ，FPGA ，Constraint ，Constraints
FPGA论坛 izefei 2011-5-26 16 2484 hjjnet 2011-5-28 19:11
综合的时候报错，没办法解救
ST ，Constraint ，AI ，Train ，TE
FPGA论坛 nealfei 2012-8-15 9 8107 huangdicaiyong 2015-9-20 20:37
ddr2求助
DDR ，ST ，Constraint ，VHDL ，HDL
FPGA论坛 千里风123 2012-11-6 8 2419 千里风123 2012-11-7 08:42
官网上下载到一个不错的东西 attachment
area ，AD ，AI ，AN ，Constraint
FPGA论坛 jakfens 2011-9-23 6 1448 WandyLau 2011-9-27 15:47
请教：PROTEL设计PCB时CLEARANCE CONSTRAINT的爬电距离 attach_img
PCB ，protel ，Constraint ，clearance ，信号
EMC&可靠性设计 小研究 2015-9-24 4 1558 acute1110 2015-9-29 16:21
port口问题
LCD ，CD ，core ，Constraint ，hex文件
ZLG 魔力鸟 2008-3-9 3 1383 魔力鸟 2008-3-12 10:36
求助：AD拼版的问题 attach_img
AD ，ad10 ，AI ，circui ，Constraint
PCB技术 chenzj015 2016-5-23 3 1263 chenzj015 2016-5-24 09:19
AD电气检测问题
AD ，电气 ，AI ，Constraint ，pc
PCB技术 亚历山大Y 2016-11-17 3 1315 877049204 2018-4-21 18:57
Allegro 求助
ALLEGRO ，Constraint ，Constraints ，AI ，ST
EDA 技术 LH158 2010-6-28 1 1944 lu150 2010-7-5 18:19
关于SPB16.2的一个问题
Manager ，AN ，Constraint ，ge ，ic
PCB技术 chkaihao2007 2010-8-14 1 1590 taizilwq 2011-7-18 23:29
designer多周期约束
designer ，ST ，Train ，AI ，Constraint
ZLG 一个机会 2011-12-25 1 1337 daisyly 2011-12-25 16:22
调用ddr2 ip核时，编译出现的两个问题
DDR ，ip核 ，编译 ，ST ，Constraint
FPGA论坛 z894811350 2015-7-3 1 1620 z894811350 2015-7-3 14:33
请教：PROTEL中的CLEARANCE CONSTRAINT如何灵活设置
protel ，Constraint ，clearance ，PCB ，信号
电子技术交流论坛 小研究 2015-9-24 1 2033 小研究 2015-9-25 09:14
请教：如何使用PROTEL中的CLEARANCE CONSTRAINT灵活设置爬电距离？
protel ，Constraint ，clearance ，PCB ，信号
PCB技术 小研究 2015-9-25 1 1053 小研究 2015-9-25 09:14
PCB设计
pcb设计 ，Train ，ST ，Constraint ，clearance
电子技术交流论坛 学习小王子 2016-5-22 0 764 学习小王子 2016-5-22 09:38
Quartus 18.1 timing constraint，​set_multicycle_path使用問題 attach_img
Timing ，Quartus ，Constraint ，ic ，Multi
FPGA论坛 weijujan 2019-5-13 0 818 weijujan 2019-5-13 18:23
full address verify high是什么原因？
address ，AI ，Constraint ，ev ，IO
FPGA论坛 shineely 2014-12-30 0 932 shineely 2014-12-30 14:41