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[FPGA] 相关接收机的FPGA实现 (有偿服务)!!
2014-5-16 20:48 3 1564
[Quartus] Quartus 编译时的warning
2014-3-6 00:03 3 2163
[Quartus] NIOS 调试问题
2014-3-7 23:09 4 1967
[FPGA] VGA 视频采集
2014-3-6 00:01 1 1394
[FPGA] 构建NIOS外设
2014-3-6 00:05 4 1602
FMC接口 attach_img
2017-9-14 11:15 15 9266
仿真文件很大
2014-3-6 00:06 2 928
FPGA输出管脚连接一个叫330的芯片,330是干嘛用的?
2014-3-20 22:27 12 1536
[FPGA] 关于DDR3的读写操作,看看我的错误在哪? attach_img
2016-5-8 18:20 5 6293
AD9959输出的信号像是高频与低频的条幅波是什么情况
2014-3-2 09:10 0 1525
Cyclone 有三态IO吗?
2014-3-12 08:12 3 1909
[CPLD] Synplify.for.Lattice.v8.2 1CD 1CD
2014-7-7 12:31 1 1552
[FPGA] 扩展UltraScale ASIC级FPGA与Zynq SoC架构,赛灵思推出UltraScale MPSoC
2014-3-3 10:26 1 1559
[FPGA] 【精彩**】Adam Taylor玩转MicroZed连载21:详解Zynq 的PS/PL
2014-3-1 16:01 0 3221
呼唤猴哥,好久不见啊
2014-2-28 09:45 4 1544
[FPGA] 关于Vivado时OpenTarget的一个报错。 attach_img
2014-3-12 10:28 7 2690
[FPGA] MIG实现Virtex6对DDR3的控制 attach_img
2014-11-20 09:14 3 2507
rocketio 出现Running disparity错误
2014-3-13 14:18 6 2035
[VHDL] 关于fpga里面的ram读写
2014-3-6 14:20 3 2077
[FPGA] 【电源模块--架构】FPGA系统的集成式电源管理单元简化
2014-2-26 17:33 0 1163
嵌入式ARM交流 347489284
2014-2-26 10:26 0 1025
[FPGA] Vivado HLS学习资料
2014-2-24 13:38 0 1392
[FPGA] VivadoHLS中函数的层次设计和优化 attachment
2014-2-24 13:37 0 1585
[FPGA] 关于K7的IO承受电压
2014-2-24 13:35 0 1082
[FPGA] 如何用verilog实现时钟的相位延迟?
2014-3-6 00:08 2 4905
一个关于状态机的小问题
2014-2-24 21:15 5 1418
请教MCB读写操作
2014-2-25 22:39 7 1767
CPLD一路信号进去分成两路输出疑问
2014-2-23 20:14 1 1596
[FPGA] Xilinx microblaze的一些简单概念问题 attach_img
2014-4-19 22:33 6 2389
[FPGA] 求助,关于ISE14.1 的mig核问题 attach_img
2014-7-17 08:44 5 2064
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