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我和赛灵思的2012--zynq...其实我等你很久了. 赛灵思 zynq icecut 2012-12-29 00:41 14 1965
[Quartus] 我与XILINX的2012-综合的简叙 XILINX DDR Input shiyinjita 2012-12-29 00:40 8 2043
[verilog] 我与赛灵思的2012+相知相识到相恋赛灵思编写 verilo fengm 2012-12-29 00:37 5 1974
我与赛灵思的2012——久久地期待赛灵思 FPGA PGA airwill 2012-12-29 00:35 2 1240
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 FPGA PGA 时序 5186 2012-12-29 00:30 7 1595
我与赛灵思的2012+“相识新娘” 赛灵思 AC 工程师 zhao3462910 2012-12-29 00:28 10 1468
FPGA求指教 FPGA Actel ip dousfoulexd 2012-12-28 23:02 4 1447
FPGA代码设计过程中故障记录 FPGA代码存储器信号 ywert000 2012-12-28 22:49 5 1833
cordic IP求相位的连续问题相位 ip dwananqinyan 2012-12-28 22:33 2 1543
对建立时间和保持时间的疑问信号触发触发器 dousfoulexd 2012-12-28 22:33 2 1798
FPGA 和pc104 isa通讯 FPGA 通讯 PC104 wrigleymint 2012-12-28 22:30 3 1695
block ram可以实现移位操作吗移位 ck weishukongji 2012-12-28 22:30 5 1237
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后器件 Virtex6 ST wuhaidianzi 2012-12-28 21:45 2 1509
一个简单程序，求大神帮我看看 ST RS npu weishukongji 2012-12-28 21:41 5 1033
求助 TE ck TI robbins37 2012-12-28 21:40 3 1442
手把手课堂：简单MicroBlaze微控制器的理念 MICROBLAZE 微控制器 FPGA xjsxjtu 2012-12-28 21:30 8 1949
提高时序和FPGA资源利用率的小技巧 FPGA 时序 se ywert000 2012-12-28 18:23 2 1387
关于时序图时序时序图 strouledfox 2012-12-28 18:17 2 1129
SRAM建模？建模仿真 qwempty 2012-12-28 16:22 1 1147
关于block ram的输出延迟问题 ck ip核 qwempty 2012-12-28 16:21 1 1198
这个警告怎么处理 AC mentoscui 2012-12-28 16:00 2 1294
有大侠在搞FPGA烧写器的吗？ FPGA 烧写器 flash mentoscui 2012-12-28 14:52 1 1619
我与赛灵思的2012+"上下五千年"内涵赛灵思 AC ppmcu 2012-12-28 13:32 3 1094
[Quartus] 请教问题，关于FPGA管脚定义发生改变管脚 FPGA ST zmj2008 2012-12-28 09:23 16 6232
请教FPGA能烧进程序,IO没有逻辑输出？ IO 进程 FPGA meitian51 2012-12-28 09:06 3 1990
NGC调用的问题 FPGA HDL PGA zhaosg 2012-12-27 21:54 5 2542
请教大家一个关于全局时钟的问题时钟 AC LTE jguang 2012-12-27 21:45 8 3001
Verilog HDL建模技巧：低级建模仿顺序操作 HDL verilog 建模 xjsxjtu 2012-12-27 21:34 15 1731
[verilog] 为何选择Zynq-7000 All Programmable SoC Programmable SOC Zynq-7000 SuperX-man 2012-12-27 21:33 1 1589
[Quartus] 基于SRAM的FPGA连线资源的一种可测性设计 FPGA 芯片 lzmm 2012-12-27 21:29 3 1846
基于FPGA嵌入式系统的雷达信号模拟器嵌入式系统 FPGA xjsxjtu 2012-12-27 21:28 7 1542
我又来发问了我想问一下这两张图是什么意思？ ...2 AC sp97143050 2012-12-27 21:27 22 2690
请教：verilog实现的UART模块中波特率的时钟分频问题…… UART verilog 时钟分频 yuxiang2008 2012-12-27 18:28 9 5630
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可编程逻辑器件的分类及特点可编程逻辑器件 ROM 函数 feihong777 2012-12-27 17:40 2 1605
在ZedBoard上运行linux之入门篇↑↑↑ zedboard TE 蓝调街口 2012-12-27 13:48 8 7141
modelsim 10.1a仿真出现内存加载失败，真想如图，怎么解决！ modelsim 仿真内存 zhpg009 2012-12-27 11:01 3 1497
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改进能提高串口通信可靠性串口通信 FPGA PGA mucanhin 2012-12-27 08:27 16 2644