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我与赛灵思的2012+我和你一起走过的日子 attach_img
2013-1-8 11:08 9 2200
基于FPGA的函数信号发生器的设计与实现 attachment
2013-1-8 10:38 17 3102
[matlab] fft ip核使用问题 attach_img
2013-1-7 21:02 9 4683
[VHDL] Microblaze 加VGA驱动IP attachment
2013-1-7 09:16 6 2214
ise10.1打不开旧版本文件,怎么解决呀 attach_img
2013-1-6 23:22 5 2266
视频:开始使用Vivado高层次综合工具(HLS)
2013-1-6 20:37 15 2791
视频:IO引脚规划功能介绍
2013-1-6 20:37 16 2395
[Quartus] 求二手Nexys3 Spartan6 开发套件
2013-1-6 20:36 4 2511
用PLL做分频有必要吗?
2013-1-6 20:35 4 2539
ISE约束文件*.ucf的写法
2013-1-6 20:29 9 4183
Verilog的数据类型
2013-1-6 20:28 13 3141
FPGA验证简介
2013-1-6 20:27 3 2164
准备申请 Nexys3,出现如下信息,有戏没? attach_img
2013-1-6 17:59 6 2061
X-FEST 2012资料发布 digest agree
2013-1-6 16:27 10 2759
【请教】quartus仿真时遇到的一个奇怪问题。 attachment
2013-1-6 13:22 18 2772
如何使用XDC时序约束编辑器 digest agree
2013-1-6 11:55 0 3235
我与赛灵思的2012+可编程逻辑器件(PLD)认识与使用初步 attach_img
2013-1-6 11:17 7 2763
Xilinx USB下载线 attach_img
2013-1-5 23:01 11 2909
[Quartus] FPGA的宽带步进频率信号源设计
2013-1-5 23:00 4 2757
verilog_FPGA实例 attachment
2013-1-5 16:44 6 2545
[VHDL] 有谁研究过【V5】的【组播报文】接收问题?
2013-1-5 16:41 3 2302
我与赛灵思的2012--在领先一代的All Programmable产品中快乐前行 attach_img agree  ...23456..9
2013-1-5 13:48 170 18057
自己设计的基于FPGA的数字处理板,大家提提意见 attachment
2013-1-5 11:13 8 2214
求取模软件
2013-1-5 10:22 3 2193
基于FPGA的数字图像处理
2013-1-5 09:04 18 4478
[verilog] K7 IBERT扫描测试中,UI是个什么单位?是什么意思?
2013-1-5 08:51 4 3292
[Quartus] JTAG的TDI引脚先接FPGA和先接FLASH有何区别?
2013-1-5 08:03 3 2729
Xilinx 配置专题之--svf attachment
2013-1-5 07:55 13 4394
[Quartus] FPGA与DSP信号处理系统的散热设计
2013-1-5 07:52 3 2088
为什么FPGA I/O被拉低
2013-1-4 23:47 13 2137
“工欲善其事,必先利其器”--全面认识MicroBlaze开发套件
2013-1-4 22:51 5 1824
如何利用赛灵思工具和技术优化FPGA功耗 attachment
2013-1-4 22:42 0 1572
vivado不支持同步复位的综合了
2013-1-4 11:15 5 2184
VHDL学习理解
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AFS600
2013-1-3 22:58 2 1644
如何选择合适的FPGA千兆位收发器?
2013-1-3 22:52 4 2030
用FPGA平台实现工业电机最大效率
2013-1-3 22:52 5 1780
基于FPGA的步进电机控制器设计
2013-1-3 22:52 3 2266
基于FPGA雷达成像方位脉冲压缩系统的设计
2013-1-3 22:52 5 2156
FAE讲堂之插值查找表:实现DSP 功能的简便方法
2013-1-3 22:51 1 1461
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