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一个二进制转BCD的问题,请大家分析
2012-12-30 22:16 2 2169
串口问题几个疑问
2012-12-30 22:13 2 1906
我得cmd有什么问题,请大家看看?
2012-12-30 22:13 2 1182
发个帖子吐个槽,问题找到了。蛋疼的赛灵思,蛋疼的ISE
2012-12-30 21:50 8 1750
Modesim错误
2012-12-30 21:47 1 2610
从EPCS加裁NIOS
2012-12-30 21:37 1 1746
[matlab] 求助FPGA中的条件编译问题
2012-12-30 21:27 5 2167
关于signal tap ii的问题
2012-12-30 21:01 1 1564
所有的register都为unconstrained
2012-12-30 19:15 1 1884
我与赛灵思的2012+爱上你才有未来 attachment  ...2
2012-12-30 18:56 23 3378
如何将ucfs文件系统植入nios ii工程中?
2012-12-30 18:05 1 1746
[VHDL] 如何进行xilinxFPGA的后仿真 attachment
2012-12-29 23:42 17 5647
心血来潮想问问EDK的使用?
2012-12-29 23:23 3 1703
为何选择Zynq-7000 All Programmable SoC agree
2012-12-29 23:22 6 1915
XC6VSX475T-FF1156几层PCB能走通?
2012-12-29 23:21 10 3076
[matlab] 今天遇到了一个超级奇怪的问题 关于ISE 13.2的 请教各位大侠 attachment  ...23
2012-12-29 21:45 43 9562
我与赛灵思的2012+初次与你相恋 attach_img  ...2
2012-12-29 11:59 20 3118
我与赛灵思的2012++我学习我快乐  ...2
2012-12-29 10:02 22 3392
我和赛灵思的2012--zynq...其实我等你很久了.
2012-12-29 00:41 14 2587
[Quartus] 我与XILINX的2012-综合的简叙 attach_img
2012-12-29 00:40 8 2620
[verilog] 我与赛灵思的2012+相知相识到相恋
2012-12-29 00:37 5 2501
我与赛灵思的2012——久久地期待
2012-12-29 00:35 2 1646
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 attach_img
2012-12-29 00:30 7 2042
我与赛灵思的2012+“相识新娘” attachment
2012-12-29 00:28 10 2069
FPGA求指教
2012-12-28 23:02 4 1877
FPGA代码设计过程中故障记录
2012-12-28 22:49 5 2464
cordic IP求相位的连续问题
2012-12-28 22:33 2 1852
对建立时间和保持时间的疑问
2012-12-28 22:33 2 2258
FPGA 和pc104 isa通讯
2012-12-28 22:30 3 2020
block ram可以实现移位操作吗
2012-12-28 22:30 5 1595
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后
2012-12-28 21:45 2 1777
一个简单程序,求大神帮我看看
2012-12-28 21:41 5 1360
求助
2012-12-28 21:40 3 1867
手把手课堂:简单MicroBlaze微控制器的理念
2012-12-28 21:30 8 2521
提高时序和FPGA资源利用率的小技巧
2012-12-28 18:23 2 1969
关于时序图
2012-12-28 18:17 2 1454
SRAM建模?
2012-12-28 16:22 1 1432
关于block ram的输出延迟问题
2012-12-28 16:21 1 1451
这个警告怎么处理 attach_img
2012-12-28 16:00 2 1696
有大侠在搞FPGA烧写器的吗?
2012-12-28 14:52 1 1970
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