FPGA论坛

本版专家: feihufuture, jameswangchip, yulunna

今日: 2|主题: 14266|帖子: 104573 收藏 (180)

1 ... 202 203 204 205206207 208 209 ... 357 / 357 页下一页

新窗全部主题最新精华有附件最多回复最多查看零回复更多 \| 显示置顶赏金帖


跪求FPGA开发板的资料 FPGA PGA 开发板 lonerwolf 2012-12-31 18:55 3 2043
视频：Vivado设计套件的消息、报告、日志功能演示 Vivado vi AD GoldSunMonkey 2012-12-31 16:42 11 1870
转帖：Matlab中FDATool工具箱的滤波器设计及相关文件的生成滤波器设计 matlab FDAtool GoldSunMonkey 2012-12-31 16:37 9 5845
在FPGA中，如果进行时序约束 FPGA PGA 时序 mentoscui 2012-12-31 16:34 6 2056
求选型选型 xc6slx9 lonerwolf 2012-12-31 09:05 2 2660
自己写的johnson计数器出问题了 Johnson 计数器 RS robbins37 2012-12-30 22:31 2 2078
当有需要上升沿触发要怎么处理触发信号 Pulse robbins37 2012-12-30 22:30 2 1667
一个二进制转BCD的问题，请大家分析 BCD 二进制 ge qwempty 2012-12-30 22:16 2 2055
串口问题几个疑问串口异步通信 qwempty 2012-12-30 22:13 2 1795
我得cmd有什么问题，请大家看看？ ge length qwempty 2012-12-30 22:13 2 1095
发个帖子吐个槽，问题找到了。蛋疼的赛灵思，蛋疼的ISE se 赛灵思接口水畔天蓝 2012-12-30 21:50 8 1646
Modesim错误 esim modes 仿真 ywert000 2012-12-30 21:47 1 2530
从EPCS加裁NIOS NIOS contro ywert000 2012-12-30 21:37 1 1631
[matlab] 求助FPGA中的条件编译问题 FPGA 编译 sd King8017 2012-12-30 21:27 5 2075
关于signal tap ii的问题 SIGNAL 信号 API weishukongji 2012-12-30 21:01 1 1498
所有的register都为unconstrained register Constrained AD dousfoulexd 2012-12-30 19:15 1 1793
我与赛灵思的2012+爱上你才有未来 ...2 赛灵思 rc ip shaoye7031 2012-12-30 18:56 23 3050
如何将ucfs文件系统植入nios ii工程中？ NIOS NiosII osII dwananqinyan 2012-12-30 18:05 1 1669
[VHDL] 如何进行xilinxFPGA的后仿真后仿真 xilinxFPGA se poiu_elab 2012-12-29 23:42 17 5416
心血来潮想问问EDK的使用？ TE Gen System shiyinjita 2012-12-29 23:23 3 1611
为何选择Zynq-7000 All Programmable SoC Programmable SOC Zynq-7000 GoldSunMonkey 2012-12-29 23:22 6 1792
XC6VSX475T-FF1156几层PCB能走通？ PCB pc ml605 azzzztec 2012-12-29 23:21 10 2853
[matlab] 今天遇到了一个超级奇怪的问题关于ISE 13.2的请教各位大侠 ...2 3 se 编译 AC wahahaabc 2012-12-29 21:45 43 9086
我与赛灵思的2012+初次与你相恋 ...2 赛灵思 se AC c506749189 2012-12-29 11:59 20 2741
我与赛灵思的2012++我学习我快乐 ...2 赛灵思 vi virtex lupeng12 2012-12-29 10:02 22 2941
我和赛灵思的2012--zynq...其实我等你很久了. 赛灵思 zynq icecut 2012-12-29 00:41 14 2301
[Quartus] 我与XILINX的2012-综合的简叙 XILINX DDR Input shiyinjita 2012-12-29 00:40 8 2354
[verilog] 我与赛灵思的2012+相知相识到相恋赛灵思编写 verilo fengm 2012-12-29 00:37 5 2374
我与赛灵思的2012——久久地期待赛灵思 FPGA PGA airwill 2012-12-29 00:35 2 1503
我与赛灵思的2012+赛灵思FPGA+设计时序约束指南 FPGA PGA 时序 5186 2012-12-29 00:30 7 1933
我与赛灵思的2012+“相识新娘” 赛灵思 AC 工程师 zhao3462910 2012-12-29 00:28 10 1857
FPGA求指教 FPGA Actel ip dousfoulexd 2012-12-28 23:02 4 1748
FPGA代码设计过程中故障记录 FPGA代码存储器信号 ywert000 2012-12-28 22:49 5 2221
cordic IP求相位的连续问题相位 ip dwananqinyan 2012-12-28 22:33 2 1765
对建立时间和保持时间的疑问信号触发触发器 dousfoulexd 2012-12-28 22:33 2 2079
FPGA 和pc104 isa通讯 FPGA 通讯 PC104 wrigleymint 2012-12-28 22:30 3 1916
block ram可以实现移位操作吗移位 ck weishukongji 2012-12-28 22:30 5 1474
用ISE13.3自带的综合工具XST分别在器件Virtex5和virtex6上综合后器件 Virtex6 ST wuhaidianzi 2012-12-28 21:45 2 1661
一个简单程序，求大神帮我看看 ST RS npu weishukongji 2012-12-28 21:41 5 1233
求助 TE ck TI robbins37 2012-12-28 21:40 3 1765