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有关实现的问题
2012-7-27 10:17 2 1667
求助:FPGA能配置为其提供时钟的芯片么?
2012-7-27 08:48 7 3064
[CPLD] 基于SD卡的Virtex FPGA 配置方案
2012-7-27 07:51 9 1995
XILINX 7系列多出来一个温度等级
2012-7-26 21:58 3 2310
7系列温度等级是怎么回事?
2012-7-26 21:44 3 1351
ISE 13.3 综合的问题
2012-7-26 21:31 15 4570
modelsim添加不了unisims库 attach_img
2012-7-26 21:29 13 2717
[VHDL] 关于Virtex-6系列各个Bank的VREF、VRP、VRN引脚
2012-7-26 19:41 4 2696
ISE11版本中基于的SRL16分布式RAM的调用方法
2012-7-26 19:37 8 2203
FPGA助力高端存储器接口设计
2012-7-26 19:36 8 1864
求助:EDK13.2下PLL输出时钟问题
2012-7-26 19:29 5 2220
[CPLD] 用ISE System Generator与Matlab联合开发FPGA
2012-7-26 19:28 4 2311
[CPLD] Virtex-6 FPGA 相关积累
2012-7-26 19:16 0 1734
[CPLD] 基于FPGA的AMLCD控制器的设计
2012-7-26 17:25 2 1606
[Quartus] 基于FPGA的QPSK信号源的设计与实现
2012-7-26 16:54 3 1464
[CPLD] 一种基于Spartan3E的DDS优化设计
2012-7-26 14:59 5 1735
深度透析赛灵思Zynq-7000 EPP如何激发嵌入式创新
2012-7-26 14:55 4 1395
[VHDL] 基于FPGA的八位RISC CPU的设计
2012-7-26 13:01 5 2306
[VHDL] 基于FPGA的行间转移面阵CCD驱动电路设计
2012-7-26 12:55 3 1683
为什么用filter wiz3.0设计的滤波器跟Multisim仿真结果不一致?
2012-7-26 10:40 2 2634
verylog for循环报错求助
2012-7-26 00:00 2 2744
哪位高手可以提供一份Xilinx FPGA 模拟方案?!
2012-7-25 23:59 8 2077
[CPLD] fpga下载相关
2012-7-25 23:38 4 1805
有谁参加明天广州X-Fest 2012技术研讨会
2012-7-25 11:00 0 1541
菜鸟入门求教verylog程序
2012-7-25 09:10 3 2984
[CPLD] Xilinx Spartan-3A FPGA 的DDR2接口设计
2012-7-25 00:27 3 2439
[matlab] xilinx ise 13.2中的license问题 求教  ...2
2012-7-24 21:03 28 15991
可靠采样问题
2012-7-24 20:11 3 1822
如何实现一个上升沿下降沿都触发的电路
2012-7-24 20:09 10 8826
FPGA怪事,大家都看过来
2012-7-24 18:37 3 1859
Microblaze 关于程序放到片外--1 attachment
2012-7-24 13:40 6 2496
[modelsim] 基于SD卡的FPGA配置
2012-7-24 12:46 3 1661
XILINX chipscope inserter使用的时候有问题 13.2 attach_img
2012-7-24 09:53 3 1604
<b>项目实践中的FPGA高层建模</b>
2012-7-23 20:58 7 1848
我的工程ISE从12.4转到13.4下载总是失败
2012-7-23 20:48 3 1402
[verilog] Xilinx Virtex-7 FPGA VC707评估方案
2012-7-23 20:30 5 3549
[VHDL] 基于SD卡的FPGA配置
2012-7-23 20:29 6 1749
SPARTAN-6中的RAMB16BWER和RAMB8BWER有什么区别
2012-7-23 20:22 2 7855
[Quartus] 基于CPLD的水下冲击波记录仪的设计
2012-7-23 16:35 3 1806
[VHDL] 基于Virtex-5的串行传输系统的实现
2012-7-23 15:14 4 2573
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