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[Quartus] 基于FPGA的存储测试系统的设计
2012-7-17 18:49 1 1481
[CPLD] 使用Xilinx的Spartan-6 FPGA作DDR芯片测试
2012-7-17 18:47 0 1611
时序模块之always语句
2012-7-17 17:20 15 6865
复位诀窍: 考虑局部而非全局 attachment
2012-7-17 15:42 17 2616
有没有从orcad原理图自动提取UCF文件的软件?
2012-7-17 13:13 10 3354
LATTICE公司的ISP应用软件哪里有下载啊
2012-7-17 10:00 8 3358
数据匹配问题
2012-7-17 09:13 3 1455
【求助】这个程序怎么改?? attach_img
2012-7-16 22:31 6 1663
请问fpga设计的串口一定时间后输出全是0的原因
2012-7-16 21:01 9 1774
用verilog来模拟eeprom的读写功能
2012-7-16 15:43 0 1710
约束问题
2012-7-16 15:25 4 1829
spartan6的serial rapidIO 的IP有人用过米有?
2012-7-16 13:39 8 3397
[verilog] 什么时间能买到ZYNQ的IC?
2012-7-16 13:22 19 2723
用FPGA做采样率为10MSPS的板子,两层板可以搞定吗?
2012-7-15 17:36 6 1753
[Quartus] Spartan-6 LX9 MicroBoard上的 Atmel AT90USB162
2012-7-15 17:33 7 2038
如何用verilog语言实现localbus总线时序
2012-7-15 17:33 2 5194
[CPLD] 基于FPGA的FIR滤波器的实现
2012-7-13 16:14 13 2430
[CPLD] 3DES算法的FPGA高速实现
2012-7-13 16:10 2 1370
蜻蜓点水之Picroblaze attach_img digest
2012-7-13 14:24 10 2978
典型实例02+在Xilinx的FPGA开发板上运行第一个FPGA程序 attachment
2012-7-13 12:30 1 1629
求了解MicroBlaze的性能
2012-7-12 21:29 5 1570
[VHDL] BRAM资源占用问题
2012-7-12 19:52 4 2643
如何发现并解决FPGA设计中的时序问题 attachment
2012-7-12 19:02 7 1637
[CPLD] 新手上路,请多关照
2012-7-12 17:57 0 1374
[CPLD] 新手上路,请多关照
2012-7-12 17:57 0 1423
2012 X-Fest 北京站图片报道! attach_img
2012-7-12 17:36 8 1389
ISE12.4是否支持modelsim 10.1a
2012-7-11 21:22 3 2209
利用PCI局部总线实现BIade Server的数据交换
2012-7-11 17:36 3 1277
再次请教fifo的问题
2012-7-11 00:17 11 1836
有谁用WINCUPL?刚学,请教如何生成JED
2012-7-10 22:08 2 2304
那有谁知道CCITT-CRC16的反转算法,串行的电路是怎样的?
2012-7-10 22:07 2 1856
XILINX_FPGA设计中如何更好的优化资源 attachment
2012-7-10 22:02 2 1560
FPGA设计指导准则 attachment
2012-7-10 22:00 1 1444
基于FPGA的数字滤波系统设计 attachment
2012-7-10 18:32 2 1203
在CPLD管理下实现高效多串口中断源
2012-7-10 13:54 1 1394
xilinx开发板申请
2012-7-10 00:16 4 2122
关于信号延迟问题 attach_img
2012-7-9 22:12 6 2200
寻高手带下fpga,希望到深圳
2012-7-9 21:45 9 2083
[matlab] EDK官方实验 attachment
2012-7-9 21:39 7 2221
[matlab] 急!用VHDL做PCI管理编程 attachment  ...2
2012-7-9 21:38 33 4659
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