今日: 2|主题: 14230|帖子: 104423 收藏 (179)
怎么样进行DCM仿真? attachment
2012-2-23 16:02 9 2476
双向IO怎么处理
2012-2-23 10:39 6 2416
FPGA之时序问题
2012-2-23 00:07 18 4460
一般情况fpga从上电到程序运行,需要多少延时?
2012-2-22 21:02 3 2653
猴哥:modelsim6.5c 和modelsim6.5se区别 attach_img
2012-2-22 19:09 17 3463
Xilinx 有没有SDIO的参考设计?
2012-2-22 17:34 11 3797
FPGA的高端技术寻租
2012-2-22 16:10 0 1824
Spartan6 Core Generator DDR3
2012-2-22 16:05 1 2358
ISE进行设计实现时 提示错误
2012-2-22 13:58 2 2507
如图modelsim时序仿真时波形上方message行的红色提示什么? attach_img
2012-2-22 13:57 7 3856
altera中文论坛上线啦!!
2012-2-22 11:21 6 3413
[Quartus] EMAC时钟输出为什么使用DDR
2012-2-21 17:15 6 2786
痛苦的过程,好的结果!
2012-2-21 17:04 6 2115
一般1个vhd文件中,写几个process比较好
2012-2-21 16:11 1 1926
quartus 11.1 无法安装device
2012-2-21 14:27 0 5583
[matlab] modelsim编译xilinx仿真库的问题
2012-2-21 10:38 18 4604
开源项目,基于EPC3C25F324的FPGA开发板,欢迎加入
2012-2-21 08:40 6 3970
关于CMT中PLL移相的问题 attach_img
2012-2-20 23:39 14 2742
nios+ucos+lwip最大需要用多大的内存?
2012-2-20 21:17 1 3150
[matlab] 13.4版本 EDK中下载遇到Data2MEM的问题,求解答 急!
2012-2-20 15:54 8 4349
真的糊了,DCM输入时钟约束到底该按哪个计算?
2012-2-20 14:16 6 2034
[Quartus] 买个spartan-6开发板要多少钱?
2012-2-20 14:14 7 2828
ALTERA PCI IP核DMA传输漏数
2012-2-20 10:24 0 1980
求助 XILINX PCI IP DMA  ...2
2012-2-20 10:18 25 5160
技术团队组建
2012-2-19 19:03 0 1722
Error:NetlistWriters:415 - The design contains secured core(s)..."
2012-2-19 17:27 2 2220
开源项目 智能电梯控制系统 attach_img
2012-2-19 16:07 8 4098
国产FPGA——Agate logic & Cwitch attachment  ...2
2012-2-19 14:20 26 7954
请问各位高手有做过基于fpga 的usb2.0 hub 的吗
2012-2-19 14:18 0 1654
介绍一下哪里有好的Moselsim6.5下载
2012-2-19 14:04 8 2081
FPGA 入门
2012-2-19 12:49 10 2319
关于OFFSET约束 attach_img  ...2
2012-2-18 19:45 21 5218
华为授予赛灵思“2011年度核心合作伙伴”大奖
2012-2-18 19:21 11 2225
ISE仿真时间问题
2012-2-18 17:15 4 3724
基于FPGA的VGA汉字显示系统设计与实现 attachment
2012-2-18 16:31 1 1925
基于FPGA的可重构数控系统 attachment
2012-2-18 16:27 1 1901
基于ARM和FPGA的线阵CCD测径系统的设计
2012-2-18 16:22 2 2496
[CPLD] 乘法器的时钟裕量显示不够,请教怎么处理啊? attach_img
2012-2-18 12:56 16 3468
请教关于Verilog定义的memory的初始赋值问题
2012-2-18 12:52 8 4728
请教ISE中如何进行多周期约束?
2012-2-18 12:52 5 2808
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