今日: 2|主题: 14230|帖子: 104423 收藏 (179)
基于FPGA的QPSK信号源的设计与实现
2012-2-2 16:49 2 1940
多频连续波雷达数据实时压缩算法设计
2012-2-2 16:42 3 2124
采用FPGA实现视频应用中的OSD设计
2012-2-1 20:43 0 1624
Zynq-7000 可扩展式处理平台现已供货 attach_img  ...23
2012-2-1 15:59 50 5017
有谁知道DXP Altinm里面有一些关于FPGA的那些功能怎么用?
2012-2-1 15:57 7 1872
中文资料:用 SPI Flash 存储器配置 Spartan-3E FPGA attach_img  ...2
2012-2-1 15:55 37 5336
[verilog] 热烈庆祝赛灵思发布世界最大FPGA attachment  ...2
2012-2-1 15:24 21 5489
状态机异常
2012-2-1 14:50 7 2482
[Quartus] DDR controller
2012-2-1 11:54 7 2901
需要Uart的IP核,求帮助 attachment
2012-2-1 11:51 8 2253
EPCS选型时,EP4SGX530 = 189,000,000 bits这个数据是哪来的? attach_img
2012-2-1 09:35 4 4467
active在VHDL中是关键字吗?
2012-1-31 22:06 0 1871
怎么产生coe文件.
2012-1-31 16:50 14 13950
请教:Xst:2591 这样的警告要紧吗?
2012-1-30 14:07 4 1988
请教:怎么对输出时钟进行约束?
2012-1-28 10:24 7 2983
[Quartus] 加入chipscope 后map 报错,请兄弟们帮看看
2012-1-27 10:26 3 9831
又遇到一个问题: ERROR:Place 1012
2012-1-27 10:12 9 4170
头大的SCH!
2012-1-26 18:01 2 2571
猴哥这个讲座卖羊头卖狗肉
2012-1-26 11:53 6 2267
altera可不可以动态配置io口?
2012-1-22 09:40 3 2608
ISE V13中,怎么防止约束串扰?
2012-1-21 16:54 7 3185
采用FPGA实现视频应用中的OSD设计  ...2
2012-1-19 07:07 24 3604
[CPLD] 实际功耗大于datasheet上标注值
2012-1-18 23:54 5 2594
USB接口的使用
2012-1-18 23:06 9 1914
基于Virtex5的Gbps无线通信基站设计 agree
2012-1-18 21:23 16 2688
Xilinx 7Series FPGAS attach_img
2012-1-18 15:46 1 2436
EDK中UCF
2012-1-18 12:42 9 1965
求一块Altera DE0,有的跟帖留言
2012-1-18 01:14 1 1825
热烈欢迎“ddllxxrr”加入X-man勋章预备队
2012-1-17 20:39 11 2225
请教一段小代码,困扰了很久 attach_img
2012-1-17 16:49 3 1828
【休假通知】从明天起,我将休假。祝大家新春快乐。
2012-1-16 19:12 9 2321
epm7256停产了么?我急需几片啊。谁能帮我找找,真要命
2012-1-16 17:33 2 2400
请教ISE约束中时序的余量的设置
2012-1-16 14:12 5 2588
赛灵思推出关键互联IP打造新一代 LTE
2012-1-16 13:12 11 2037
请教: 怎样理解ISE map后产生的REPORT?
2012-1-16 13:10 3 3307
请教一个ISE使用进行时序约束的问题 attach_img
2012-1-16 09:53 5 2963
可编程系统芯片(PSC)在智能电池管理中的应用
2012-1-16 07:17 7 2092
深入了解赛灵思System Generator中的时间参数
2012-1-16 07:15 9 2328
请教:spartan 3e的DCM_SP的时序约束
2012-1-14 21:03 0 2508
ise 13.2 会自动添加IBUFG和BUFG嘛?
2012-1-14 15:45 13 6550
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