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ISE12.4要和什么版本的modelsim兼容呢? attach_img
2012-2-25 09:20 5 2883
最近心血来潮 玩了一下modelsim 来了个错误
2012-2-24 23:52 17 4244
上午论坛怎么挂掉了
2012-2-24 23:37 6 2023
关于TCO
2012-2-24 23:23 9 2135
ISE中编译仿真库问题
2012-2-24 23:22 1 2336
视频消隐
2012-2-24 21:33 12 2756
[FPGA] JTAG下载线初始化出错,大家看看什么问题? attach_img
2012-2-24 17:21 9 3254
请教,lwip中netbuf_free和netbuf_delete有何区别?
2012-2-24 14:44 0 4032
怎么对Verilog定义的memory初始赋值
2012-2-24 12:35 6 8333
求助 quartus2 仿真双向接口
2012-2-24 11:20 1 2077
2012 第一场Xilinx免费大型最新课程培训: 深圳 2012-2-24
2012-2-23 20:44 10 2591
赛灵思全面提升7系列FPGA的设计生产力和系统集成能力 digest
2012-2-23 20:39 3 3077
ZYNQ的开发过程是不是和MB和PPC一样啊?
2012-2-23 16:35 4 2187
怎么样进行DCM仿真? attachment
2012-2-23 16:02 9 2721
双向IO怎么处理
2012-2-23 10:39 6 2710
FPGA之时序问题
2012-2-23 00:07 18 4951
一般情况fpga从上电到程序运行,需要多少延时?
2012-2-22 21:02 3 3038
猴哥:modelsim6.5c 和modelsim6.5se区别 attach_img
2012-2-22 19:09 17 3829
Xilinx 有没有SDIO的参考设计?
2012-2-22 17:34 11 4211
FPGA的高端技术寻租
2012-2-22 16:10 0 2085
Spartan6 Core Generator DDR3
2012-2-22 16:05 1 2468
ISE进行设计实现时 提示错误
2012-2-22 13:58 2 2818
如图modelsim时序仿真时波形上方message行的红色提示什么? attach_img
2012-2-22 13:57 7 4114
altera中文论坛上线啦!!
2012-2-22 11:21 6 3886
[Quartus] EMAC时钟输出为什么使用DDR
2012-2-21 17:15 6 3194
痛苦的过程,好的结果!
2012-2-21 17:04 6 2446
一般1个vhd文件中,写几个process比较好
2012-2-21 16:11 1 2087
quartus 11.1 无法安装device
2012-2-21 14:27 0 6120
[matlab] modelsim编译xilinx仿真库的问题
2012-2-21 10:38 18 4943
开源项目,基于EPC3C25F324的FPGA开发板,欢迎加入
2012-2-21 08:40 6 4430
关于CMT中PLL移相的问题 attach_img
2012-2-20 23:39 14 3039
nios+ucos+lwip最大需要用多大的内存?
2012-2-20 21:17 1 3551
[matlab] 13.4版本 EDK中下载遇到Data2MEM的问题,求解答 急!
2012-2-20 15:54 8 4696
真的糊了,DCM输入时钟约束到底该按哪个计算?
2012-2-20 14:16 6 2367
[Quartus] 买个spartan-6开发板要多少钱?
2012-2-20 14:14 7 3203
ALTERA PCI IP核DMA传输漏数
2012-2-20 10:24 0 2186
求助 XILINX PCI IP DMA  ...2
2012-2-20 10:18 25 5716
技术团队组建
2012-2-19 19:03 0 1868
Error:NetlistWriters:415 - The design contains secured core(s)..."
2012-2-19 17:27 2 2427
开源项目 智能电梯控制系统 attach_img
2012-2-19 16:07 8 4668
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