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今日: 0|主题: 14372|帖子: 104882

请教CPLD仿真问题
2011-12-23 09:45 2 2054
MIG设计DDR2控制器请教
2011-12-22 23:58 3 3496
请推荐FPGA的书籍
2011-12-22 15:59 0 2335
[CPLD] Spartan-3 开发板原理图 attachment  ...2
2011-12-22 13:08 23 5268
altera中文论坛上线啦!!
2011-12-22 10:37 0 1990
altera中文论坛上线啦!!
2011-12-22 10:36 0 1909
[matlab] memory ip的生成
2011-12-21 23:54 7 2566
求JPEG相关的HDL参考设计 attachment
2011-12-21 23:52 4 1581
基于赛灵思spartan-3 的CCD的硬件驱动电路设计
2011-12-21 15:55 10 3548
ARM主控+FPGA~可以扩展IIC接口的位数么 attachment
2011-12-21 12:42 2 3136
cpld硬件问题
2011-12-21 12:26 4 2557
有关FPGA驱动过LCD的不解
2011-12-21 11:42 19 3388
初学verilog,前辈推荐几本好书。
2011-12-21 11:15 2 2111
ISE10中输入汉字注释,关闭再打开变成乱码,求解决方法?
2011-12-21 01:00 4 3471
请问FPGA实现顺序语句的机制是什么呢?
2011-12-20 21:06 13 4459
ISE实现各流程对应IC前端还是后端?
2011-12-20 20:46 1 2561
[matlab] 请教如何在Project Navigator中加载bootloop  ...2
2011-12-20 20:45 21 5636
赛灵思推出XPE便携版,随时评估FPGA的系统功耗 attach_img
2011-12-20 12:20 19 4714
12月23日西安-FPGA最新课程技术研讨会
2011-12-19 21:24 10 3280
FPGA与TS201 link接口 attachment
2011-12-19 21:22 17 3982
有个人在FPGA/CPLD模块发了一个问题 转载到这里
2011-12-19 19:24 4 2284
同步FIFO 为何我用的ram很大 却仍然接收不对?
2011-12-19 15:23 3 2454
如何用FPGA快速构建高性能医疗成像系统原型?
2011-12-19 14:05 5 2483
由DCM产生一个分频时钟和原时钟一起用,算是多时钟域吗?
2011-12-19 10:20 2 2954
基于FPGA的微型数字存储系统设计
2011-12-18 22:11 4 2580
clock_dedicated_route?
2011-12-18 21:58 13 13220
[FPGA] 买开发板需要带外接并行flash的吗
2011-12-18 21:58 3 3627
13.1生成的bit流能用13.3ISE版本的chipscope加载吗
2011-12-18 21:54 4 2346
autoesl
2011-12-18 21:51 1 2424
GoldSunMonkey,给ISE 培训教材
2011-12-17 17:44 2 2598
在Xillinx官网上下载不了例子程序怎么办? attachment
2011-12-17 17:41 12 2919
基于FPGA的多时钟片上网络设计
2011-12-17 12:28 12 2461
基于FPGA 的SPI 自动发送模块设计实现
2011-12-16 20:45 10 2781
[verilog] 那个CORTEX。A9啥时候上市?  ...23
2011-12-16 20:29 46 8188
视频监控系统中多画面处理器的设计
2011-12-16 19:34 6 2678
请教ISE中的后仿真
2011-12-16 19:33 5 2577
赛灵思隆重进驻北京新址并宣布成立中国研发中心
2011-12-16 19:32 11 3244
基于赛灵思XC5VSX95T 的6U CPCI软件无线电通信处理解决方案
2011-12-16 10:18 6 3311
请问买FPGA开发板需要有外接并行的flash吗?
2011-12-16 09:41 0 1936
低速spi协议下,从STM32向FPGA进行DMA传送。送50分
2011-12-15 20:41 1 1919
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