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请问FPGA，DSP，Verilog，matlab之间是什么关系？
DSP ，FPGA ，matlab ，verilog
FPGA论坛 jbbppa 2012-4-9 5 4436 GoldSunMonkey 2012-4-12 10:52
为什么要学verilog
verilog ，verilo ，HDL ，VHDL ，hd
EDA 技术 海川先生 2012-4-1 11 3173 热血的人 2012-5-26 10:42
请教兄弟们一个verilog的程序问题
verilog ，CPLD ，PLD ，时序 ，阻塞
FPGA论坛 skiry 2012-3-27 7 2377 skiry 2012-3-28 08:27
verilog 的IEEE标准 1364-2001 attachment
IEEE ，verilog ，verilo ，ieee标准
FPGA论坛 viatuzi 2012-3-24 2 2578 GoldSunMonkey 2012-9-7 17:56
请教个verilog问题.想不明白
verilog ，module ，FOR ，ni ，npu
FPGA论坛 zjsyjbb 2012-3-23 8 2301 GoldSunMonkey 2012-3-26 20:52
运行频率和时钟频率的区别 attach_img
时钟频率 ，verilog ，仿真 ，时序 ，verilog程序
FPGA论坛 aikimi7 2012-3-22 6 2667 aikimi7 2012-3-23 10:02
紧急help:这个verilog文件xst check syntax报错 attachment
ST ，ck ，verilog ，HDL ，hd
FPGA论坛 edacsoft 2012-3-15 3 3172 GoldSunMonkey 2012-3-15 19:19
求助：inout端口在test文件里面作为输入怎么用
inout ，端口 ，TEST ，sd ，verilog
FPGA论坛 梦境缠绕 2012-3-14 3 2080 Backkom80 2012-3-15 12:45
请教一个verilog的问题
verilog ，ADDR ，DDR ，se ，address
FPGA论坛 c1apton 2012-3-14 21 3711 GoldSunMonkey 2012-3-16 16:58
请问一下关于distributed memory generator的ip核
Distributed ，generator ，ip核 ，memory ，verilog
FPGA论坛 wwuchang 2012-3-12 6 3695 GoldSunMonkey 2012-3-13 19:42
在FPGA/CPLD开讲Verilog HDL语言
verilog ，hdl语言 ，FPGA/CPLD
FPGA论坛 GoldSunMonkey 2012-3-8 13 2435 hihu 2012-3-12 17:17
GSM和大家一起学习Verilog HDL
GSM ，HDL ，verilog ，monkey ，ic
FPGA论坛 GoldSunMonkey 2012-3-8 38 5549 swe21 2012-4-20 17:04
谁能推荐一些优秀的testbench源程序（verilog）？
testbench ，verilog ，源程序 ，测试程序
FPGA论坛 zhushouxi 2012-3-5 24 5931 liedc 2012-4-26 11:42
verilog小数如何表示 attach_img
verilog ，ST ，RS ，Wire ，Input
FPGA论坛 aikimi7 2012-3-1 4 9050 GoldSunMonkey 2012-3-1 15:40
一套北大verilog课件，不知道坛子里有了没？先放上来。。。 attachment
verilog ，verilo
德州仪器MCU zgsxhzac 2012-3-10 0 1768 zgsxhzac 2012-3-10 22:13
新手学习官方文档可行吗？quartus之后还需要学习什么？
Quartus ，软件 ，verilog ，quartusII ，模电
FPGA论坛 mathematical 2012-3-20 5 2599 Backkom80 2012-3-22 10:18
流水线设计 attach_img
时钟 ，verilog ，代码 ，寄存器 ，电路
FPGA论坛 aikimi7 2012-3-22 1 1549 Backkom80 2012-3-22 10:09
Verilog小数定标问题
verilog ，verilo ，代码
FPGA论坛 aikimi7 2012-3-26 0 1637 aikimi7 2012-3-26 10:10
Verilog小数定标问题
verilog ，verilo ，代码
FPGA论坛 aikimi7 2012-3-26 6 2618 aikimi7 2012-3-28 20:24
一个verilog的问题：用户自定义原语(UDP)是不是无法综合？
udp ，verilog ，verilo
FPGA论坛 lonelyking1716 2012-3-26 1 2759 GoldSunMonkey 2012-3-26 21:02
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