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FPGA 可以测试多大分辨率的 LCD屏?
2012-12-12 20:59 6 1531
管脚三态问题
2014-1-13 16:49 4 7876
基于FPGA的步进电机控制器设计
2012-12-12 20:58 5 1744
FPGA如何改变改变嵌入设计格局?
2013-2-20 20:13 7 1470
用FPGA 嵌入式处理器实现高性能浮点元算
2012-12-10 21:35 6 1983
ISE打开verilog工程无法显示源文件问题 attach_img
2012-12-14 22:27 8 2250
[verilog] Vivado HLS built-in library
2012-12-12 10:45 14 2772
有关Virtex6 GTX- 应该在GTXTEST双重复位后对TXRESET进行断言
2012-12-8 22:41 1 1847
[FPGA] FPGA IOB内的FF?
2012-12-8 22:14 2 1588
视频:Verifying your Vivado HLS Design
2013-1-1 12:39 17 1859
QUARTUS编译错误
2012-12-11 20:57 6 2540
[modelsim] 带以太网软核的bootloader问题 attachment
2013-1-14 18:23 15 2566
zedboard板 linux启动
2012-12-10 21:44 2 3280
关于32为加法器
2012-12-7 17:41 0 1081
问一个VHDL的很笨的问题,求解惑
2012-12-7 08:54 4 1868
求解verilog attach_img
2012-12-13 16:28 15 2350
帮忙分析一下程序,FIFO的? attachment  ...2
2012-12-11 21:09 21 3760
[matlab] 請問一下要怎麼連結ISE 14.1 跟modelsimSE-64 10.1c
2012-12-6 09:18 2 2159
怎么文本的形式阅读ise生成的ncd文件?
2016-4-11 11:32 3 3056
spartan-6最大输入时钟频率
2012-12-5 19:02 1 3865
[Quartus] FPGA+DSP多通道数据采集和处理电路的时钟分配问题 attach_img
2012-12-9 13:07 14 3429
SD卡CMD17命令
2012-12-6 17:30 2 2246
EP1C3T100C8N中文数据手册(求)
2012-12-3 10:07 0 3540
[Quartus] 请问spartan6跑软核的时候 为什么发烫?
2012-12-8 13:31 8 2937
求救啊,为什么这个引脚不能作为时钟输入! attach_img
2012-12-3 21:49 7 2240
cpld怎样接晶振?
2013-1-12 22:30 10 4715
怎样得到这样的4倍频 attach_img  ...2
2013-1-24 23:20 27 6452
ADI推出数模转换器简化FPGA接口
2013-5-21 21:43 13 1874
Xilinx CTO Bolsens先生为清华学子描绘All Programmable蓝图
2012-11-30 15:48 1 1190
ML605的HPC接口不是标准的FMC接口?
2013-1-23 20:40 5 3460
ALTERA要放弃低端市场了吗?  ...2
2012-12-26 11:52 26 4429
VHDL最基础的一个问题
2012-11-30 19:43 9 2005
FPGA寄存器的初始值是什么?
2013-4-9 23:52 8 2595
如何简化V6 DDR3控制器的使用
2014-11-20 16:33 2 1553
基于FPGA的海量数据采集系统
2012-12-10 08:46 5 2077
Xilinx FPGA抗辐射设计技术研究
2013-1-23 22:01 1 2182
三个全新 Vivado 高层次综合应用指南
2012-12-25 18:03 1 1239
[Quartus] 软核不运行,急 attachment  ...2
2013-1-15 12:24 23 5540
负脉冲求助
2012-11-29 20:24 2 1670
FPGA设计工具视点
2012-11-29 20:20 3 1542
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