今日: 0|主题: 14255|帖子: 104492 收藏 (180)
[Quartus] 加入chipscope 后map 报错,请兄弟们帮看看
2012-1-27 10:26 3 9924
又遇到一个问题: ERROR:Place 1012
2012-1-27 10:12 9 4266
头大的SCH!
2012-1-26 18:01 2 2655
猴哥这个讲座卖羊头卖狗肉
2012-1-26 11:53 6 2318
altera可不可以动态配置io口?
2012-1-22 09:40 3 2672
ISE V13中,怎么防止约束串扰?
2012-1-21 16:54 7 3309
采用FPGA实现视频应用中的OSD设计  ...2
2012-1-19 07:07 24 3735
[CPLD] 实际功耗大于datasheet上标注值
2012-1-18 23:54 5 2695
USB接口的使用
2012-1-18 23:06 9 2033
基于Virtex5的Gbps无线通信基站设计 agree
2012-1-18 21:23 16 2763
Xilinx 7Series FPGAS attach_img
2012-1-18 15:46 1 2590
EDK中UCF
2012-1-18 12:42 9 2024
求一块Altera DE0,有的跟帖留言
2012-1-18 01:14 1 1925
热烈欢迎“ddllxxrr”加入X-man勋章预备队
2012-1-17 20:39 11 2309
请教一段小代码,困扰了很久 attach_img
2012-1-17 16:49 3 1865
【休假通知】从明天起,我将休假。祝大家新春快乐。
2012-1-16 19:12 9 2375
epm7256停产了么?我急需几片啊。谁能帮我找找,真要命
2012-1-16 17:33 2 2455
请教ISE约束中时序的余量的设置
2012-1-16 14:12 5 2679
赛灵思推出关键互联IP打造新一代 LTE
2012-1-16 13:12 11 2115
请教: 怎样理解ISE map后产生的REPORT?
2012-1-16 13:10 3 3400
请教一个ISE使用进行时序约束的问题 attach_img
2012-1-16 09:53 5 3131
可编程系统芯片(PSC)在智能电池管理中的应用
2012-1-16 07:17 7 2250
深入了解赛灵思System Generator中的时间参数
2012-1-16 07:15 9 2429
请教:spartan 3e的DCM_SP的时序约束
2012-1-14 21:03 0 2710
ise 13.2 会自动添加IBUFG和BUFG嘛?
2012-1-14 15:45 13 6686
基于赛灵思FPGA的硬件加速技术打造高速系统
2012-1-13 15:59 5 2016
请教高手,关于Verilog HDL 程序编译
2012-1-13 14:54 2 2778
首本基于FPGA的SoC设计原型方法手册面世
2012-1-13 07:14 0 1764
编译问题求助
2012-1-12 18:36 1 1837
热烈庆祝“明空”晋升为三级X-man  ...2
2012-1-12 18:23 32 4836
FPGA调试基础知识 attachment
2012-1-12 18:17 14 2156
pecl信号与cml信号应该怎么接?
2012-1-12 17:24 2 2503
为软件工 程师揭开FPGA的神秘面纱
2012-1-12 12:39 17 2461
赛灵思混合信号解决方案白皮书 attachment
2012-1-12 12:37 5 1855
xilinx FPGA设计经验小谈  ...2
2012-1-12 12:33 29 5807
proxy setup是什么啊?
2012-1-12 09:34 0 2627
赛灵思:多重创新技术引领28nm潮流
2012-1-12 07:43 3 1920
PlanAhead 辅导资料及相关视频资源 agree
2012-1-12 07:42 17 3152
[VHDL] Xilinx VirtexTM-5系列PCB设计实例
2012-1-12 07:15 0 1957
祝福版上所有朋友2012大吉大利 agree  ...2
2012-1-11 23:24 29 3573
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