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[FPGA] Panda侃技术,聊一聊国产FPGA attach_img
2019-7-13 23:49 1 1789
[FPGA] JTAG
2019-7-12 08:09 2 621
[FPGA] Linux_GUI加速(1)_GUI系统概述 新人帖
2019-7-10 11:55 6 1082
SDRAM和FLAH应该怎么选择 新人帖 attachment
2019-7-10 11:33 2 1119
[FPGA] 有人会设计K7 420T的板子吗?可以有偿外包
2019-7-9 16:45 10 1575
AD9642与altera FPGA的时序处理
2019-7-8 09:45 3 1148
[Quartus] 有关QuartusII软件的一个问题
2019-7-3 08:53 7 1172
ZYNQ的新板子,过年期间画的,留着以后用 attach_img
2019-7-2 23:43 15 2842
ZYNQ AXI-DMA
2019-7-2 23:18 7 1801
[FPGA] FPGA 复位
2019-7-1 23:02 8 914
[Quartus] 求助 Quartus II 9.1 安装包
2019-6-29 09:10 3 1508
[FPGA] 例说FPGA97:基于HDMI的AV采集显示之hdmi_controller.v模块代码... attach_img
2019-6-27 12:31 2 1696
[FPGA] 用FPGA设计的简易数字计频器 attach_img
2019-6-25 23:14 1 706
[FPGA] 基于fpga的 cameralink信号转光信号问题 新人帖
2019-6-25 17:56 8 1395
Spartan-6 系列芯片问题请教
2019-6-24 23:13 5 1379
[Quartus] 请教在quartusII中的实例引用ALT_IOBUF这个symbol指的是三态门吗
2019-6-19 11:45 1 4869
[verilog] vivado进行simulation时停在一个时间点 attach_img
2019-6-18 07:48 2 1996
[verilog] 用uart串口发送16位数据总是不对,调了一天了,求大佬帮助
2019-6-17 22:38 2 1697
[modelsim] ModelSim看波形的时候突然被中断了 新人帖 attach_img
2019-6-17 10:22 3 2583
VHDL 两个时钟问题 attach_img
2019-6-16 00:02 3 1024
请问这是verilog的什么语法 attach_img
2019-6-15 22:13 4 962
使用ML605板子 官方的例子,DDR3初始化不成功,有偿请求帮助
2019-6-15 21:40 15 1702
FPGA使用100M时钟驱动IO口 attach_img
2019-6-15 17:50 9 1662
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载65:数码管驱动实例 attach_img
2019-6-12 10:31 1 1534
基于STM32和FPGA的多轴运动控制器的设计 attachment
2019-6-12 09:18 9 4348
[CPLD] xilinx microblaze 移植linux  ...234
2019-6-11 10:50 65 13513
[FPGA] 求助大家帮忙看一下为什么没有输出波形 新人帖 attach_img
2019-6-6 09:37 2 1038
[verilog] 谁能帮忙设计基于K7 fpga的 FPGA 开发板
2019-6-5 10:41 7 1754
[FPGA] 特权同学海量fpga资料分享
2019-6-4 15:09 5 3461
[FPGA] CORDIC
2019-6-4 14:17 3 1298
[FPGA] 求助:vivado下用ILA调试PL端逻辑问题 新人帖 attach_img
2019-6-2 15:34 8 16816
[FPGA] 安森美Python1300/5000/25K系列CMOS传感器应用 attach_img
2019-6-2 11:34 0 1966
[verilog] 大神们,请问有关于超声全聚焦算法的Verilog的程序吗?我想参考一下。 新人帖
2019-5-30 09:48 0 812
[FPGA] 交通信号灯 新人帖
2019-5-29 22:48 3 1126
[FPGA] 请问一下fpga能不能识别32位命令?
2019-5-29 22:47 7 1146
ARM会终止与华为的合作吗? attach_img
2019-5-28 10:56 4 9520
[VHDL] 求帮忙看一下这个原理图写的vhdl为什么不一样 新人帖 attach_img
2019-5-26 21:19 7 1257
[FPGA] 电平转换 attach_img
2019-5-25 19:58 4 1092
[modelsim] modelsim为什么赋值前后变量的值不一样?(已解决) 新人帖 attach_img
2019-5-25 09:48 7 1256
[VHDL] 帮帮我看看哪里出问题了。达不到预期效果,我是个新手 attach_img
2019-5-23 10:17 3 1048
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