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[matlab] DSP48E1 Multiplier sizes
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[CPLD] 请问spartan-3E的差分信号约束文件怎么写啊?
2011-5-8 22:36 3 3393
三月英雄榜!!速速来领奖 attachment
2011-5-7 21:00 9 6936
随身随地查找下载赛灵思技术文档! attach_img
2011-5-7 20:58 16 4607
关于mig
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求有经验者帮忙回答个问题
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学习Verilog的感想  ...2
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mcs文件是用什么软件能解读?谢谢
2011-5-6 16:41 2 3469
有没有1.5V~5V IO电平都能兼容的CPLD?
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关于fpga的IO烧毁问题
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[VHDL] Virtex-5 FPGA力助LTE仿真器 attachment
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用verilog写的可控分频器的出错的疑问
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大家帮我看看NCO attach_img
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avb attachment
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如何画波形转成PDF
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求助,最近再看verilog,在I2C这里卡住了
2011-5-4 00:04 1 2869
开发xilinx的XC4000用哪个版本的ISE
2011-5-3 23:59 4 2678
[matlab] Xilinx 大学计划EDK,ISE入门教材10.1
2011-5-3 21:40 12 4479
我嘞个去~~~  ...2
2011-5-3 21:38 29 5207
显示控制 attachment
2011-5-3 21:28 5 2017
[CPLD] 求教高人,解答关于管脚约束时钟Pin的错误!!!! attach_img
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如何通过改善Verilog程序以减少CPLD的宏单元用量
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FPGA时序收敛设计技巧 attachment
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2011-5-2 10:37 5 4904
FPGA选型
2011-5-1 15:57 4 2698
问一个关于dcm的细节问题呀
2011-5-1 11:14 3 2769
请问ALTERA MAX V系列的IO口可以经电阻接到5V信号吗?谢谢!
2011-4-30 22:56 7 3438
[FPGA] XILINX XC5204和17128EPC是什么元件啊,
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每天上21IC已成为一种习惯  ...2
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快来报名啊—全新Zynq-7000可扩展处理平台网络研讨会
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新手用modelsim atera 仿真的烦恼
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浅说FPGA我自己理解中的硬件描述编程
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Quartus II如何导入Xilinx的Testbench文件(.VHD)
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请高手帮忙
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赛灵思每月通讯——四月之新闻
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士兰微电子/光华芯电子
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[FPGA] 关于时序分析中时钟的设置。 attach_img
2011-4-29 11:22 7 3062
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菜鸟求助:逻辑与和按位与的区别
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