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学习Verilog的感想 ...2 verilog 电路电子汉江之源 2011-5-6 17:06 36 10414
mcs文件是用什么软件能解读？谢谢 mcs 软件 ljy1014 2011-5-6 16:41 2 3691
有没有1.5V~5V IO电平都能兼容的CPLD？ PLD 电平 mcuisp 2011-5-6 14:08 3 3871
关于fpga的IO烧毁问题 FPGA IO AN XLDZZ 2011-5-6 13:48 9 7629
[VHDL] Virtex-5 FPGA力助LTE仿真器 FPGA LTE 仿真器爱在2012 2011-5-5 21:59 4 2443
用verilog写的可控分频器的出错的疑问 verilog 分频器 tc playjian 2011-5-5 15:19 8 3277
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求助，最近再看verilog，在I2C这里卡住了 verilog lxc806705 2011-5-4 00:04 1 2946
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[CPLD] 求教高人，解答关于管脚约束时钟Pin的错误！！！！时钟管脚 pi mhanchen 2011-5-3 21:28 5 2824
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FPGA时序收敛设计技巧 FPGA 时序收敛 COM mzhang198 2011-5-3 09:43 3 2343
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请问ALTERA MAX V系列的IO口可以经电阻接到5V信号吗？谢谢！ altera 信号电阻 yujd1 2011-4-30 22:56 7 3624
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