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今日: 1|主题: 14377|帖子: 104893

[FPGA] xps生成网表成功,但是不能生成比特流,也没有报错
2016-11-16 15:59 0 806
[FPGA] SM3算法FPGA的实现 attach_img
2016-11-15 21:19 1 1094
[FPGA] FPGA选型 attach_img
2016-11-15 15:54 2 875
[FPGA] 例说FPGA连载47:Qsys系统搭建与软件开发之导入软件工程 attach_img
2016-11-14 16:39 0 820
[FPGA] XINLINX fpga attach_img
2016-11-13 22:24 4 1792
[FPGA] xps导入到SDK时,sdk不启动 新人帖
2016-11-13 22:04 4 1021
[FPGA] 中国投资公司将收购FPGA/PLD厂商莱迪思半导体
2016-11-13 12:01 3 1409
[FPGA] FPGA引脚烧了
2016-11-13 09:29 3 1332
[Quartus] 在没有源工程的情况下如何烧写nios 程序????
2016-11-12 20:53 5 1899
[FPGA] xilinx spartan6 mcb核疑问 新人帖
2016-11-11 13:31 0 1015
[FPGA] 有玩zynq 的么?
2016-11-11 10:54 5 1634
黑金的显示屏问题
2016-11-11 10:35 0 622
求quartus ii 11.0sp1**
2016-11-9 22:22 2 1205
[FPGA] 例说FPGA连载45:DDR控制器集成与读写测试之板级调试 attach_img
2016-11-9 17:04 0 901
[FPGA] 例说FPGA连载44:DDR控制器集成与读写测试之Verilog代码解析 attach_img
2016-11-8 17:43 0 1101
[FPGA] 有人做FPGA直播秀吗
2016-11-8 11:28 12 1600
Error: Can't elaborate user hierarchy "lock:inst16"
2016-11-7 19:27 13 21704
FPGA按键防抖动,最精简的写法只有10行 attachment digest agree  ...234
2016-11-7 14:21 65 26473
DE2_70开发板中文使用手册 attachment
2016-11-7 11:59 7 2314
[FPGA] 30岁FPGA工程师的彷徨
2016-11-7 11:16 0 1005
[FPGA] 自己做了块FPGA板子 下进程序后没反应 求助~!!!
2016-11-7 11:13 1 1600
[FPGA] fpga视频图像压缩
2016-11-6 08:23 2 1917
[FPGA] 例说FPGA连载43:DDR控制器集成与读写测试之DDR2引脚电平设... attach_img
2016-11-3 17:53 0 921
[FPGA] 例说FPGA连载42:DDR控制器集成与读写测试之DDR2 IP核接口时序 attach_img
2016-11-3 17:14 0 1003
FPGA + 2片DDR3的设计及走线问题
2016-11-3 10:37 2 1852
[FPGA] 请教Cyclone IV的命令规则
2016-11-2 16:16 1 906
[FPGA] fpga做spi从机接收模块 attach_img
2016-11-1 16:46 4 1865
[FPGA] ISE uart_baud_gen.v attach_img
2016-11-1 10:49 0 736
[FPGA] 有没有FPGA做加密的{:smile:} 新人帖
2016-11-1 10:36 3 890
[FPGA] rapidio接口定义 attach_img
2016-11-1 09:56 1 1359
[CPLD] 关于ALTERA CPLD MAX3000A EPM3064ATC44-10的功耗
2016-10-31 20:59 0 1342
[VHDL] testbench的编写 attach_img
2016-10-31 10:04 4 1244
[FPGA] 如何实现实现Verilog实现的硬件逻辑与soc联合开发 新人帖
2016-10-30 16:49 2 954
[FPGA] 求助各位大神,仿真一个200分频时钟,不知为何产生结果... attach_img
2016-10-28 13:55 4 1002
[FPGA] 这个找不到相关文档 attach_img
2016-10-28 13:45 0 717
[FPGA] 例说FPGA连载41:DDR控制器集成与读写测试之DDR2 IP核接口描述 attach_img
2016-10-27 16:12 0 1340
[FPGA] 请教ALTERA的FPGA什么时候开始使用6输入LUT? 新人帖 attach_img
2016-10-26 11:10 0 1000
Verilog调用vhdl代码,参数传不进去!!! attach_img
2016-10-25 22:04 3 1810
[VHDL] 不明白老板为啥不让用variable,一个进程只许一个赋值语句
2016-10-25 22:02 5 1795
[CPLD] 利用Lattice的CPLD实现电平转换
2016-10-25 14:26 7 3490
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