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2012-5-27 19:45 0 2476
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2012-5-27 19:42 0 2065
SiTime的可编程MEMS振荡器为赛灵思7系列评估套件提供参考时钟
2012-5-25 12:45 0 2321
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quartus里软件仿真的数据能提取出来吗
2012-5-24 23:13 0 1442
HDB3 verilog
2012-5-24 10:48 0 2086
quartus ii 11 IP核问题 attach_img
2012-5-19 16:59 0 1958
调节多核处理器硬件适应软件设计方法 attachment
2012-5-17 21:11 0 1588
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[CPLD] 采用Spartan-3 FPGA来实现DSP算法 attachment
2012-5-16 20:34 0 1871
关于利用JTAG测试技术测试电路板的故障的简单介绍
2012-5-16 14:51 0 2571
做过声音压缩的留个方式,或者站内短信联系一下。
2012-5-16 09:00 0 1983
全程跟踪缺陷,改进嵌入式软件设计 attachment
2012-5-15 20:49 0 1802
赛灵思发布嵌入式FPGA程序员双认证项目
2012-5-12 13:44 0 1958
求FPGA关于图像处理方面的资料,谢谢
2012-5-11 07:01 0 1537
时序仿真正确而功能仿真不对是为什么
2012-5-10 13:06 0 1642
[matlab] ISE14.1
2012-5-10 09:01 0 2919
门级仿真timing model的问题
2012-5-9 09:26 0 2631
基于DSP+CPLD的有源电力滤波器控制系统的设计 attachment
2012-5-7 21:20 0 1844
ModelSim进行功能仿真出现的这个错误是为什么
2012-5-7 10:04 0 2189
求助:关于reg型数据的赋值问题
2012-5-4 15:36 0 1883
驱动地址映射ioremap问题
2012-5-3 20:34 0 1870
很简单的问题,但困扰我很久了,请大虾帮忙
2012-4-28 19:21 0 1680
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2012-4-28 19:21 0 1341
公司采购FPGA窄边屏拼接方案
2012-4-27 14:17 0 1673
赛灵思Vivado 开启“ALL Programmable”新征程(转)
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2012-4-26 13:54 0 3198
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2012-4-26 13:41 0 2835
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