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[CPLD] 基于FPGA+ DSP的实时图像处理系统设计与实现
2012-8-17 21:06 0 1952
FPGA项目外包
2012-8-17 11:07 0 2222
星航宇通国际贸易有限公司
2012-8-14 11:40 0 1537
[CPLD] 求助。。。谁知道xilkernel里执行一条代码的时间?
2012-8-13 17:18 0 2111
关于调用ipcore乘法器求助
2012-8-13 14:18 0 1960
赛灵思CTO:摩尔定律的精髓在于创造新价值(ZT)
2012-8-8 14:28 0 2191
求助。这个电容太奇怪了 attach_img
2012-8-7 10:56 0 1332
FPGA/ASIC设计工作者的未来方向
2012-8-4 23:57 0 2174
verylog中的parameter使用
2012-8-1 11:28 0 1965
新手求教Serdes的Deterministic Latency模式 pattern信号与0xBC对不齐
2012-7-30 17:07 0 1634
FLEX10K配置问题 attach_img
2012-7-30 15:27 0 2279
[CPLD] Virtex-6 FPGA 相关积累
2012-7-26 19:16 0 1776
有谁参加明天广州X-Fest 2012技术研讨会
2012-7-25 11:00 0 1673
FPGA控制单元谈谈
2012-7-20 16:18 0 1870
需要一个类似数字光端机的信号传输方案
2012-7-20 10:45 0 1899
[CPLD] 使用Xilinx的Spartan-6 FPGA作DDR芯片测试
2012-7-17 18:47 0 2093
用verilog来模拟eeprom的读写功能
2012-7-16 15:43 0 2066
[CPLD] 新手上路,请多关照
2012-7-12 17:57 0 1980
[CPLD] 新手上路,请多关照
2012-7-12 17:57 0 1722
[CPLD] 利用FPGA实现异步FIFO设计
2012-7-9 12:50 0 2258
FIR数字滤波器分布式算法的原理及FPGA实现
2012-7-9 12:47 0 1736
Xilinx 的 FIR 核 .coe文件的载入
2012-7-9 12:45 0 2657
Xilinx FPGA嵌入式开发
2012-7-5 19:22 0 1858
能否用FPGA/CPLD输出SPWM波?
2012-7-5 09:14 0 1895
FPGA中memory的应用技巧——多通道共享缓存
2012-7-4 22:12 0 2545
约束文件的编写 attachment
2012-7-4 22:06 0 1396
Xilinx 硬核乘加器的使用 attachment
2012-7-4 22:05 0 2583
Xilinx DSP Primer中文手册
2012-7-4 16:50 0 1669
赛灵思招聘I/O专家, 工作地点北京,上海和深圳可以考虑
2012-7-4 14:47 0 2384
关于信号延迟问题
2012-6-28 16:47 0 1887
如何用verilog语言实现crc16的串行和并行算法
2012-6-28 15:00 0 3214
ZYNQ嵌入式处理器与FPGA集成的独特创举
2012-6-18 20:21 0 1844
删帖
2012-6-16 22:53 0 1795
赛灵思在WED和光网络大会展示其All Programmable OTN解决方案
2012-6-15 16:30 0 2434
怎样用epm3064a做一个数据通道的开关控制
2012-6-11 12:51 0 1571
Xilinx 宣布全新Zynq-7000 EPP 嵌入式设计培训课程开始了
2012-6-8 14:44 0 2244
赛灵思重回DAC,可以选择All Programmable技术为何还要用ASIC
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X-fest 2012 在中国各大城市和时间!
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