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约束文件的编写 attachment
2012-7-4 22:06 0 1281
Xilinx 硬核乘加器的使用 attachment
2012-7-4 22:05 0 2447
Xilinx DSP Primer中文手册
2012-7-4 16:50 0 1614
赛灵思招聘I/O专家, 工作地点北京,上海和深圳可以考虑
2012-7-4 14:47 0 2300
关于信号延迟问题
2012-6-28 16:47 0 1724
如何用verilog语言实现crc16的串行和并行算法
2012-6-28 15:00 0 3076
ZYNQ嵌入式处理器与FPGA集成的独特创举
2012-6-18 20:21 0 1633
删帖
2012-6-16 22:53 0 1645
赛灵思在WED和光网络大会展示其All Programmable OTN解决方案
2012-6-15 16:30 0 2286
怎样用epm3064a做一个数据通道的开关控制
2012-6-11 12:51 0 1478
Xilinx 宣布全新Zynq-7000 EPP 嵌入式设计培训课程开始了
2012-6-8 14:44 0 2045
赛灵思重回DAC,可以选择All Programmable技术为何还要用ASIC
2012-6-5 18:42 0 1914
X-fest 2012 在中国各大城市和时间!
2012-6-5 11:26 0 1336
xilinx spartan6系列光口电路设计
2012-5-29 14:07 0 2819
FPGA开发实验室软硬件设备推荐
2012-5-29 11:07 0 1563
基于FPGA的H.264/AVC视频解码系统验证平台的设计
2012-5-27 19:45 0 2103
基于FPGA和视频解码芯片的实时图像采集系统设计
2012-5-27 19:42 0 1867
SiTime的可编程MEMS振荡器为赛灵思7系列评估套件提供参考时钟
2012-5-25 12:45 0 1865
北京博电借助Xilinx FPGA交付最新系列智能电网测试设备
2012-5-25 12:42 0 1670
基于ARM+FPGA的重构控制器设计
2012-5-25 12:00 0 2135
基于DSP和赛灵思Spartan-6的SDR系统实现
2012-5-25 11:45 0 1814
quartus里软件仿真的数据能提取出来吗
2012-5-24 23:13 0 1296
HDB3 verilog
2012-5-24 10:48 0 1871
quartus ii 11 IP核问题 attach_img
2012-5-19 16:59 0 1743
调节多核处理器硬件适应软件设计方法 attachment
2012-5-17 21:11 0 1355
[CPLD] Xilinx低成本显示解决方案 attachment
2012-5-16 20:41 0 1803
[CPLD] 采用Spartan-3 FPGA来实现DSP算法 attachment
2012-5-16 20:34 0 1629
关于利用JTAG测试技术测试电路板的故障的简单介绍
2012-5-16 14:51 0 2310
做过声音压缩的留个方式,或者站内短信联系一下。
2012-5-16 09:00 0 1704
全程跟踪缺陷,改进嵌入式软件设计 attachment
2012-5-15 20:49 0 1554
赛灵思发布嵌入式FPGA程序员双认证项目
2012-5-12 13:44 0 1616
求FPGA关于图像处理方面的资料,谢谢
2012-5-11 07:01 0 1397
时序仿真正确而功能仿真不对是为什么
2012-5-10 13:06 0 1527
[matlab] ISE14.1
2012-5-10 09:01 0 2755
门级仿真timing model的问题
2012-5-9 09:26 0 2209
基于DSP+CPLD的有源电力滤波器控制系统的设计 attachment
2012-5-7 21:20 0 1632
ModelSim进行功能仿真出现的这个错误是为什么
2012-5-7 10:04 0 2036
求助:关于reg型数据的赋值问题
2012-5-4 15:36 0 1717
驱动地址映射ioremap问题
2012-5-3 20:34 0 1777
很简单的问题,但困扰我很久了,请大虾帮忙
2012-4-28 19:21 0 1265
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