本版专家: gaochy1126
收藏本版 |订阅

今日: 0|主题: 7815|帖子: 43801

IC测试座/IC老化座/IC烧写座(IC Test & Burn-In sockets)
2021-11-11 15:04 1 6307
[cadence] cadence导入网表出现大量警告问题
2021-11-3 09:28 0 5010
[protel] 今天升级win10后,protel99se 原理图打不开了 新人帖
2021-11-1 14:58 14 23572
[FPGA] ZYNQ Linux操作系统移植说明文档 attach_img  ...2
2021-10-31 22:08 47 8691
[FPGA] 时钟约束 attach_img  ...2
2021-10-31 22:07 46 9330
[FPGA] Xilinx Zynq 7000 FSBL启动分析(一) 转 attach_img  ...2
2021-10-31 22:05 46 8990
[FPGA] Xilinx 7系列FPGA Multiboot介绍 attach_img  ...2
2021-10-31 21:57 43 9024
[FPGA] 了解FPGA之Xilinx 7系列 attach_img  ...2
2021-10-31 21:53 43 7399
[FPGA] 3分钟快速认识Zynq开发 attach_img
2021-10-30 18:23 0 5908
[FPGA] ZYNQ的启动原理和配置 attach_img
2021-10-30 18:22 0 5111
[FPGA] Zynq之uart软件配置
2021-10-30 18:22 0 4867
[FPGA] IIC驱动 attach_img
2021-10-30 18:21 0 4723
[FPGA] Linux操作系统移植 attach_img
2021-10-30 18:21 3 5388
[FPGA] 通过 XDC 使用数据初始化 Block RAM
2021-10-30 18:18 0 4703
使用ALLEGRO SI仿真时的警告怎么消除
2021-10-27 16:13 0 6206
[protel] 发一个静电**,pcb格式 attach_img
2021-10-26 21:17 8 5879
[FPGA] proteus的问题 attach_img
2021-10-25 09:50 0 5078
[FPGA] Zynq上IIC驱动 attach_img
2021-10-23 20:56 0 5691
[ISE] 增量编译(Incremental Compile)提高Vivado编译效率 attach_img
2021-10-23 20:49 0 6000
[FPGA] 使用Vivado IDE attachment
2021-10-23 20:49 0 5850
[FPGA] max_fanout命令的正确打开方式 attach_img
2021-10-23 20:43 0 6132
[FPGA] 如何在批模式下运行 Vivado 仿真器?
2021-10-23 20:42 0 5835
[FPGA] Zynq-7000 ARM端MIO的使用 attach_img
2021-10-23 20:32 2 5780
[FPGA] Vivado 综合崩溃调试指南 attach_img
2021-10-23 20:24 3 6350
[ISE] Vivado中Debug的操作方式 attach_img
2021-10-23 20:05 0 5761
[FPGA] IO延时约束 转
2021-10-23 20:03 0 5860
[FPGA] xilinx vivado 下载链接分享 vitis vivado 2020.1 attach_img  ...2
2021-10-23 19:22 39 10375
[cadence] CADENCE视频教程  ...2345
2021-10-20 15:00 83 18782
PADS设定自动删除多余走线
2021-10-11 17:43 1 12383
proteus 新人帖
2021-10-3 20:34 0 7499
[Quartus] Altera——NCO IP核详解 转 attach_img  ...2
2021-9-28 23:26 47 17633
[ISE] 使用Debug Cores(ILA)在线调试 attach_img  ...2
2021-9-28 23:26 46 14536
[ISE] Vivado中使用debug工具步骤与调试技巧 attach_img  ...2
2021-9-28 23:26 42 14940
[Verilog HDL] Verilog与VHDL的混合模块例化 attach_img  ...2
2021-9-28 23:14 40 14912
[ISE] Vivado基础学习之 SystemGenerator attach_img  ...2
2021-9-28 23:11 42 14659
[FPGA] Vivado中debug用法 attach_img
2021-9-28 16:05 1 9817
[ISE] vivado广泛使用,ISE已过时? 转
2021-9-28 15:20 0 10028
[multisim] LogiSim工具 attach_img
2021-9-28 15:16 1 10288
FPGA基础知识 attach_img
2021-9-28 15:09 1 11843
[FPGA] 有限状态机 attach_img
2021-9-28 15:07 1 9908
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部