本版专家: gaochy1126
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跟我学模拟电子电路 attachment
2013-11-29 13:41 3 2021
[FPGA] fpga有一个信号不受控制自动拉低
2013-11-29 12:02 5 1779
[Allegro] 约束管理器中自定义等长信号组,在PCB中无效
2013-11-29 10:14 2 1470
[Verilog HDL] VHDL程序
2013-11-28 15:04 4 1858
[Allegro] Allegro--导出Gerber文件和钻孔数据文件  ...23
2013-11-28 12:47 46 7012
[protel] protell xp 2004问题求助 attach_img
2013-11-27 20:59 6 2122
[FPGA] 利用TimeQuest分析仪使FPGA设计直接支援SDC时序分析(转)
2013-11-27 20:50 8 2000
[PADS] pads与mentor graphic的原理图文件和pcb文件是否兼容?
2013-11-27 20:44 0 2129
[protel] 首次使用AD08生成gerber文件,不知道有无问题,还请大侠指点! attach_img
2013-11-27 20:40 10 2482
[Allegro] allegro 怎么查看光绘文件?
2013-11-27 19:29 2 1523
电磁炉语音芯片
2013-11-27 17:11 1 2068
ic求职
2013-11-27 16:52 0 1727
[Allegro] allegro 16.5使用技巧(连载)之--快捷键、Strokes
2013-11-26 18:29 3 14652
[FPGA] Altera的FPGA的AS、PS和Jtag配置模式的区别
2013-11-26 17:29 3 2785
[Verilog HDL] 基于FPGA的用verilog hdl编写16位CPU程序
2013-11-26 17:25 1 2130
[protel] 开关电源PCB设计中的布线方法原则及注意事项
2013-11-26 17:08 9 1757
[CPLD] 小白中的小白,最近打算学习cpld ,不知道从何下手
2013-11-26 17:06 5 2150
[Allegro] 负片铺铜出现VS错误
2013-11-25 23:05 3 1921
[Quartus] Quartus II指定文件不被编译?
2013-11-25 21:10 9 2333
[protel] 怎么删除隐藏的网络 attach_img
2013-11-25 14:54 3 2851
[Allegro] Cadence中Find菜单下拉列表各自含义? attach_img
2013-11-25 14:41 2 2392
[PADS] 关于封装保存的问题 attach_img
2013-11-25 10:55 3 2079
[FPGA] chipscope里一个ICON核下建了2个ila如何同时触发
2013-11-25 08:54 0 2121
[Verilog HDL] VHDL中的条件信号带入语句,想了很久不是很明白
2013-11-23 21:54 2 1794
[Allegro] Allegro 约束管理器使用疑惑,求指教 attach_img
2013-11-22 22:31 4 2527
跪求D类功放的原理,结构,设计方面的教材!!!
2013-11-21 23:06 11 3343
[Allegro] Allegro能支持一个brd文件内俩个PCB文件吗?
2013-11-21 14:48 3 1759
[protel] 请教:AD08的层切换键“*”如何修改为“R”键?
2013-11-21 11:49 4 2297
[protel] altium designer中,同一网络,连接这边的线,那边的线又自动断了?
2013-11-21 11:42 4 3822
[Allegro] 折腾了一晚上CADENCE,搞不懂,求答疑!
2013-11-20 09:10 13 4257
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