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[FPGA] 赛灵思与中国移动签署5G无线网络研发MOU(ZT)
2014-8-16 10:26 0 1244
求助:vivado 转化成verilog的文件操作小例子
2014-8-15 16:56 0 1332
[FPGA] quartus用IP核生成DDR3 SDRAM CONTROLLER WITH UNIPHY时编译出错
2014-8-14 23:18 0 2933
[FPGA] 寻找xilinx Kintex7 IBIS—AMI模型
2014-8-12 14:01 1 1896
求助
2014-8-10 19:51 1 856
[FPGA] 信息安全比赛总结和分享 attach_img
2014-8-9 21:58 1 1196
[FPGA] ML605的BPI FLASH供电问题。
2014-8-8 23:02 0 1286
[FPGA] fpga上实现连通域
2014-8-8 13:24 0 1161
[FPGA] 求推荐
2014-8-7 20:11 1 962
verilog assign 用法问题
2014-8-7 19:55 4 1708
从事硬件研发的困惑
2014-8-6 21:53 5 1802
[FPGA] FPGA工程师,算法方向,接口方向,那个更值得做啊?
2014-8-6 21:50 6 2166
基于FPGA的RapidIO节点设计和实现
2014-8-6 21:45 9 2923
[FPGA] FPGA和CPLD的问题
2014-8-6 21:09 5 1248
[FPGA] 关于testbench里面添加仿真模型的问题
2014-8-6 15:19 1 979
[FPGA] chipscope抓变化间隔时间比较长的信号
2014-8-6 10:45 1 1043
关于quartus的库
2014-8-5 16:25 0 1019
[CPLD] cpld的IO寄存器输出不正常
2014-8-5 13:42 1 6182
[FPGA] 项目紧急,在quartusII中如何给以分配引脚设置为输入三态
2014-8-5 10:42 4 1838
xilinx的PCIE核配置 attach_img
2014-8-4 11:33 2 1336
[FPGA] 采用TEXTIO读入文件时,读不到有效数据??? attach_img
2014-8-4 11:20 0 802
[FPGA] TCL脚本分配不了引脚
2014-8-4 10:27 2 1333
[verilog] 三段式状态机的第一段和第三段可以是不同的时钟域吗?
2014-8-4 09:25 0 1601
[FPGA] 上位配置FPGA 多组寄存器问题
2014-8-2 10:18 0 1118
我脸皮厚点,谁做过FPGA控制GPS模块通讯 Verilog的
2014-8-1 15:21 11 2552
[FPGA] 高清信号光纤传输和信号转换的项目合作!
2014-8-1 14:21 1 1277
[modelsim] verilog中从高电平到高阻跳变,算不算一次下降沿? attach_img
2014-8-1 10:14 6 2264
有没有人用FPGA写过USB接口  ...2
2014-8-1 09:39 35 4404
[FPGA] FPGA和单片机的串行通信接口设计 attachment
2014-8-1 01:17 13 1855
[FPGA] CPLD和FPGA的问题
2014-7-31 14:23 4 974
iMPACT readback
2014-7-31 14:07 0 1812
quartus2 如何安装
2014-7-31 09:39 1 1174
[FPGA] 仿用xilinx官方曼彻斯特编码出现毛刺 attach_img
2014-7-30 17:34 1 1639
[FPGA] 时序约束出现问题
2014-7-30 09:12 0 1011
[FPGA] nios编译问题
2014-7-30 08:48 1 1099
时序约束的问题 attach_img
2014-7-29 22:59 5 1207
[FPGA] 求助啊,这里有用Lattice器件的朋友吗!! attach_img
2014-7-29 21:07 0 895
有偿咨询、合作
2014-7-29 15:52 3 1277
[FPGA] FPGA对一个频率几Hz的脉冲计数,几千次会丢失一次。换一
2014-7-29 12:12 3 1893
[FPGA] alter 异步fifo ip核 读的时候数据出错
2014-7-29 10:13 6 1886
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