今日: 2|主题: 14200|帖子: 104296 收藏 (179)
FPGA个别引脚烧坏的情况
2013-7-16 19:05 0 1170
FPGA个别引脚烧坏的情况
2013-7-16 19:04 0 1246
求解在xc6slx16-3csg324上microblaze软核上axi_s6_ddrx控制器的设置
2013-7-13 14:03 1 1801
Xillinx 的20nm All Programmable 器件开始投片
2013-7-13 13:31 0 1415
分享:任意奇数分频(50%占空比) verilog 代码 attach_img agree
2013-7-12 19:49 17 3592
秘笈!FPGA设计指南——器件、工具和流程 attachment
2013-7-12 19:47 12 2761
源时钟和目的时钟为什么相差一个clock? attach_img
2013-7-12 19:31 13 1429
求二手DE2-115开发板
2013-7-12 10:40 2 1996
威视锐ZYNQ开发板-ZingSK高清视频接口实例--HDMI
2013-7-11 21:49 2 1979
edk中软核中断信号的连接
2013-7-11 21:43 7 1637
求264编码IP
2013-7-11 09:36 4 1402
新手
2013-7-10 23:05 0 1427
spartan6做的多屏接接板卡,新鲜出炉,show下,大家评价下 :) attach_img agree
2013-7-10 22:37 18 2345
威视锐ZYNQ开发板-ZingSK-USB摄像头视频采集与QT显示存储
2013-7-10 22:36 2 2218
威视锐ZYNQ开发板-ZingSK-CMOS视频采集与HDMI显示
2013-7-10 22:35 2 3182
ALTERA芯片PLL的疑问
2013-7-10 22:34 12 2331
锁相环控制寄存器、外设时钟控制寄存器和高低速外设寄存器分别都是什么作用?
2013-7-10 22:34 10 1744
威视锐ZYNQ开发板-ZingSK-CMOS视频采集与网络传输显示
2013-7-10 21:17 3 2195
(VHDL)奇数或偶数分频器如何设计?还有占空比怎么设计的啊?
2013-7-10 20:33 5 2695
为何不能综合?
2013-7-10 17:40 10 1988
求助:实现比时钟周期小的时延
2013-7-10 16:47 9 1214
使用verilog或设计一个80 port
2013-7-10 15:15 12 2839
FPGA做算法
2013-7-10 11:35 15 2165
有用FPGA做电机控制的吗?
2013-7-10 00:22 15 1988
如何利用赛灵思工具和技术优化FPGA功耗
2013-7-9 23:58 0 839
基于赛灵思Spartan-3E FPGA的磁浮轴承控制系统研究
2013-7-9 23:56 0 1888
“工欲善其事,必先利其器”--全面认识MicroBlaze开发套件
2013-7-9 23:56 0 1065
利用FPGA 平台构建汽车驾驶辅助系统算法
2013-7-9 23:54 1 2546
咨询相关FPGA+DSP图像处理平台
2013-7-9 23:39 3 1526
威视锐ZYNQ开发板-ZingSK镜像固化与启动
2013-7-9 23:32 2 2301
威视锐ZYNQ开发板-ZingSK移植Ubuntu操作系统
2013-7-9 23:32 2 2390
EPM7128ST100下载程序后断电重新上电后不工作
2013-7-9 23:32 4 2559
威视锐ZYNQ开发板-ZingSK移植Android系统及电容屏应用
2013-7-9 23:30 3 2644
EP3C5E144用JTAG可以下载SOF文件,但把JIC文件写到EPCS4出错
2013-7-9 23:27 4 3371
【新手】planahead管脚约束差分时钟对
2013-7-9 10:15 9 2645
lvds 发送端参考设计 attachment
2013-7-8 14:58 3 1758
基于FPGA的总线型LVDS通信系统设计
2013-7-8 14:55 2 1779
CPLD的罕见问题 attach_img
2013-7-8 09:48 13 2141
约束、时序分析的概念 agree
2013-7-7 22:16 3 1032
为什么嵌入式开发人员要使用FPGA?
2013-7-7 22:05 2 821
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则