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请问这是verilog的什么语法 attach_img
2019-6-15 22:13 4 876
使用ML605板子 官方的例子,DDR3初始化不成功,有偿请求帮助
2019-6-15 21:40 15 1542
FPGA使用100M时钟驱动IO口 attach_img
2019-6-15 17:50 9 1464
[FPGA] 勇敢的芯伴你玩转Altera FPGA连载65:数码管驱动实例 attach_img
2019-6-12 10:31 1 1311
基于STM32和FPGA的多轴运动控制器的设计 attachment
2019-6-12 09:18 9 3754
[CPLD] xilinx microblaze 移植linux  ...234
2019-6-11 10:50 65 12551
[FPGA] 求助大家帮忙看一下为什么没有输出波形 新人帖 attach_img
2019-6-6 09:37 2 951
[verilog] 谁能帮忙设计基于K7 fpga的 FPGA 开发板
2019-6-5 10:41 7 1605
[FPGA] 特权同学海量fpga资料分享
2019-6-4 15:09 5 3202
[FPGA] CORDIC
2019-6-4 14:17 3 1199
[FPGA] 求助:vivado下用ILA调试PL端逻辑问题 新人帖 attach_img
2019-6-2 15:34 8 16165
[FPGA] 安森美Python1300/5000/25K系列CMOS传感器应用 attach_img
2019-6-2 11:34 0 1695
[verilog] 大神们,请问有关于超声全聚焦算法的Verilog的程序吗?我想参考一下。 新人帖
2019-5-30 09:48 0 720
[FPGA] 交通信号灯 新人帖
2019-5-29 22:48 3 1011
[FPGA] 请问一下fpga能不能识别32位命令?
2019-5-29 22:47 7 1040
ARM会终止与华为的合作吗? attach_img
2019-5-28 10:56 4 9345
[VHDL] 求帮忙看一下这个原理图写的vhdl为什么不一样 新人帖 attach_img
2019-5-26 21:19 7 1116
[FPGA] 电平转换 attach_img
2019-5-25 19:58 4 993
[modelsim] modelsim为什么赋值前后变量的值不一样?(已解决) 新人帖 attach_img
2019-5-25 09:48 7 1143
[VHDL] 帮帮我看看哪里出问题了。达不到预期效果,我是个新手 attach_img
2019-5-23 10:17 3 875
[VHDL] 基于FPGA的数据采集系统设计
2019-5-23 08:35 13 2739
[FPGA] Vivado HLS无法创建工程
2019-5-17 17:16 3 1840
[FPGA] 使用PCB板子上的LDO给FPGA供电,FPGA地接模拟地还是数字地
2019-5-15 22:29 1 799
[FPGA] rapidio-altera 怎么实现初始化启动过程? 新人帖
2019-5-15 22:21 1 782
[FPGA] rapidio初始化没有成功 attach_img
2019-5-15 13:14 4 1830
[verilog] Verilog-DS18B20-串口输出温度值 新人帖 attachment
2019-5-15 10:46 1 2360
[FPGA] xc7a35 无法从qspiflash 启动
2019-5-14 20:22 10 1465
[Quartus] 官网的器件怎么不支持Cyclone II系列的了
2019-5-14 14:10 8 13224
xilinx的CPLD停产了?
2019-5-14 11:27 3 1934
[FPGA] Xilinx ZYNQ UltraScale+ MPSoC应用专栏系列连载[第三篇]写一篇简... attach_img
2019-5-13 23:01 1 1537
[Quartus] Quartus 18.1 timing constraint,​set_multicycle_path使用問題 新人帖 attach_img
2019-5-13 18:23 0 870
[Quartus] 怎样用原理图设计一个8位计数器? 新人帖
2019-5-12 23:37 2 1427
[modelsim] GTX收发数据仿真的问题 attach_img
2019-5-12 12:12 16 4111
中文翻译的Clifford E. Cummings经典的异步fifo设计 attachment
2019-5-11 17:56 19 5239
[verilog] 设计一个基于数据帧的异步fifo存储器 新人帖
2019-5-11 15:43 0 703
[FPGA] FPGA访问同步SRAM与异步SRAM有什么区别吗?
2019-5-10 16:14 3 4454
[FPGA] 高速adc接口问题 新人帖
2019-5-9 22:16 2 982
[FPGA] Xilinx 方案是否有必要单独使用一个加密芯片?
2019-5-9 22:06 2 998
cyclone 4的lvds bank可以接3.3v吗
2019-5-9 20:01 5 2578
有ALTERA RapidIO经验的高手请进
2019-5-9 19:01 10 4032
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