本版专家: gaochy1126
收藏本版 |订阅

今日: 0|主题: 7825|帖子: 43894

[Quartus] 设置 Quartus II 的仿真时间大于 1us
2023-2-28 22:29 0 4726
[Quartus] QUATURSII中如何与UE关联
2023-2-28 22:05 0 2958
pads pcb元件封装设置高度 attach_img
2023-2-21 17:58 0 2950
[Verilog HDL] Verilog自学 attach_img
2023-2-18 15:50 0 3057
[Verilog HDL] 关于Verilog中begin···end语句执行顺序
2023-2-18 15:45 0 2785
[Verilog HDL] verilog去除毛刺的方法
2023-2-18 15:39 0 2776
[Verilog HDL] verilog中的毛刺产生
2023-2-18 14:55 0 2784
[Verilog HDL] Verilog中毛刺问题
2023-2-18 14:45 0 2822
[cadence] 坐标北京,寻找兼职PCB设计
2023-2-15 23:47 0 2630
always语句
2023-1-31 21:53 0 2972
[Verilog HDL] Verilog中的initial块
2023-1-31 21:51 0 2833
[Verilog HDL] verilog for循环的使用 attach_img
2023-1-31 21:50 0 2913
[Verilog HDL] verilog写的LCD1602 显示
2023-1-31 21:48 0 2768
[Verilog HDL] SPI总线的verilog实现
2023-1-31 21:46 0 2926
[Verilog HDL] IIC的Verilog实现
2023-1-31 21:46 0 1701
[protel] PCB规则检查的报错
2023-1-31 21:43 0 1840
[protel] PCB板铺铜规则
2023-1-31 21:37 0 1737
[protel] 将AD绘制的PCB/原理图文件导入到立创EDA attach_img
2023-1-31 21:30 0 5452
[Verilog HDL] Verilog入门教材推荐 attach_img
2023-1-31 21:12 0 1879
[Verilog HDL] Verilog HDL和VHDL的区别
2023-1-31 21:03 0 2215
[cadence] OrCAD Capture使用小技巧 attach_img
2023-1-10 15:27 0 6191
[Allegro] 使用Allegro的一些小技巧 attach_img
2023-1-10 15:09 0 2331
[ISE] Vivado常见问题集锦 attach_img
2022-12-29 22:04 0 2298
[Verilog HDL] VERILOG分配语句
2022-12-29 22:01 0 1673
[Verilog HDL] 2-4线译码器
2022-12-29 21:59 0 1772
[Verilog HDL] SR触发器
2022-12-29 21:56 0 1682
[FPGA] Altium Designer 加**方法
2022-12-29 20:52 0 1465
[cadence] Cadence LVS检查配置文件错误 attach_img
2022-12-29 20:26 0 2152
[protel] 关于AD9各种布线总结 attach_img
2022-9-30 16:35 0 2273
[PADS] 原理图左下角有很多封装名称堆积 attach_img
2022-9-14 00:49 0 2388
[ISE] ISE14.7兼容性问题解决方案
2022-8-31 22:11 0 3023
[ISE] Vivado和ISE设计流程比较 attach_img
2022-8-31 22:07 0 2529
[FPGA] Xilinx的Vivado与ISE区别
2022-8-31 22:07 0 2830
[protel] PADS打开PCB文件时出现提示:发生严重的运行时错误 attach_img
2022-8-31 22:04 0 3678
[protel] PADS转AD的格式以及错误处理 attach_img
2022-8-31 22:03 0 2727
[protel] 如何用PADS打开AD的PCB文件 attach_img
2022-8-31 22:02 0 3018
[protel] PADS工程文件导入AD attach_img
2022-8-31 22:02 0 2740
[protel] 将Eagle电路图格式转换成Altium Designer格式
2022-8-31 22:01 0 3032
[protel] eagle打开的brd和sch转换为AD打开的原理图和PCB attach_img
2022-8-31 22:00 0 2489
[Verilog HDL] Verilog 中 task的使用方法
2022-8-30 21:46 0 2620
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部