本版专家: gaochy1126
今日: 0|主题: 7696|帖子: 42847 收藏 (43)
[ISE] Vivado和ISE设计流程比较 attach_img
2022-8-31 22:07 0 2335
[FPGA] Xilinx的Vivado与ISE区别
2022-8-31 22:07 0 2566
[protel] PADS打开PCB文件时出现提示:发生严重的运行时错误 attach_img
2022-8-31 22:04 0 2998
[protel] PADS转AD的格式以及错误处理 attach_img
2022-8-31 22:03 0 2475
[protel] 如何用PADS打开AD的PCB文件 attach_img
2022-8-31 22:02 0 2587
[protel] PADS工程文件导入AD attach_img
2022-8-31 22:02 0 2356
[protel] 将Eagle电路图格式转换成Altium Designer格式
2022-8-31 22:01 0 2721
[protel] eagle打开的brd和sch转换为AD打开的原理图和PCB attach_img
2022-8-31 22:00 0 2269
[Verilog HDL] Verilog 中 task的使用方法
2022-8-30 21:46 0 2362
[Verilog HDL] Verilog 循环语句 attach_img
2022-8-30 21:45 0 2268
[Verilog HDL] verilog的testbench
2022-8-30 21:45 0 2496
[FPGA] Testbench文件 attach_img
2022-8-30 21:44 0 2428
[CPLD] Altium Designer 常用快捷键
2022-8-30 21:36 0 2266
python文件打包成exe可执行文件
2022-8-25 14:43 0 2544
[FPGA] PCB应力应变测试分析---IPC-9704基础
2022-7-9 14:46 0 3206
[Allegro] ALLEGRO 焊盘设计器菜单流程 attach_img
2022-6-30 20:39 0 2652
[protel] 导入导出DXF文件 attach_img
2022-6-30 20:35 0 2806
[protel] pcb如何更新封装 attach_img
2022-6-30 16:54 0 2571
[Allegro] Allegro软件中设置渐变线 attach_img
2022-6-30 16:02 0 3219
[cadence] Cadence Allegro如何铜皮进行外扩和内缩 attach_img
2022-6-30 15:47 0 2362
[cadence] orcad与Cadence Allegro的交互式操作 attach_img
2022-6-30 15:44 0 2207
[cadence] 产生Cadence Allegro的第三方网表 attach_img
2022-6-30 15:43 0 2301
[cadence] Cadence allegro16.5的使用技巧总结
2022-6-30 15:42 0 2490
[cadence] Cadence allegro与Altium等软件的区别比较分析 attach_img
2022-6-29 17:37 0 2748
解决AndroidStudio编译工程长时间卡在Gradle:Build model问题
2022-6-7 23:21 0 3078
[protel] PCB过孔盖油和过孔开窗的区别 attach_img
2022-5-31 21:30 0 2978
[protel] protel 过孔(VIA), 焊盘(pad),钻孔区别 attach_img
2022-5-31 21:29 0 2942
[cadence] Pspice仿真报错求助 新人帖 attach_img
2022-5-21 17:05 0 2933
[protel] 元器件的间距与安装尺寸
2022-4-30 19:56 0 3389
[protel] 元件的布局
2022-4-30 19:55 0 3132
[protel] 使用Protel99打印PCB图的技巧
2022-4-30 19:54 0 3295
[protel] PROTEL的常用快捷键
2022-4-30 19:54 0 4487
[protel] 如何在PCB文件中添加汉字和图形
2022-4-30 19:54 0 3202
[protel] Altium Designer / Protel 发展历程
2022-4-30 19:52 0 4604
[cadence] allegro中10mil过孔
2022-4-30 19:30 0 3291
[FPGA] EDA软件国内外发展情况调研 新人帖
2022-4-30 10:00 0 5712
[Verilog HDL] 怎样理解Verilog中的assign? attach_img
2022-3-31 23:18 0 3364
[Verilog HDL] 学习Verilog的三个阶段 转发
2022-3-31 23:17 0 3504
[FPGA] Testbench的编写与应用 attach_img
2022-3-31 23:16 0 3442
[FPGA] Verilog语法入门 attach_img
2022-3-31 23:15 0 3423
下一页 »
快速发帖
还可输入 120 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则