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FPGA时序
2014-9-26 17:23 12 3100
关于memory数据类型的时序收敛
2014-9-24 22:02 2 1337
[FPGA] UT_4412BV02评估板配10.1寸电容屏现只售1500
2014-9-24 15:48 0 1278
[CPLD] 友坚恒天三星UT-Exynos4412四核开发板
2014-9-24 15:47 0 1474
[modelsim] 友坚恒天三星UT2416BV02开发板配7寸电阻屏现只售530
2014-9-24 15:46 0 1355
求翻译。。求帮助
2014-9-23 17:49 0 1036
stm32 能否隔着CPLD读取SRAM? attach_img
2014-9-23 17:27 14 3145
[FPGA] 欢迎参加X-fest2014研讨会!
2014-9-23 14:26 1 1691
xilinx
2014-9-23 14:07 1 1023
[FPGA] FPGA 外部复位引脚 不接会怎样?
2014-9-21 23:11 5 2661
sdram存储速度问题
2014-9-20 23:47 6 1337
tri mode mac 是什么意思?
2014-9-20 22:09 3 1955
VHDL怎么存储数据??
2014-9-20 22:08 5 1447
EPM7128S IO Banks问题
2014-9-20 21:30 0 1154
[CPLD] 关于双功能引脚问题
2014-9-20 13:23 1 1163
请教两个关于LVDS的问题
2014-9-19 23:16 1 1291
[verilog] 请教双向端口顶层与底层连接的逻辑设计 attach_img
2014-9-18 23:14 2 1455
[verilog] 在读写ddr2的时候,DQS信号怎么用,可不可以不用
2014-9-18 23:03 4 2820
用FPGA做FFT,是否一定需要高数基础才行。
2014-9-18 16:48 6 2543
spi flash双速率读取求解
2014-9-17 22:29 0 984
[FPGA] dsp的flash上电不加载
2014-9-17 22:18 0 1209
[Quartus] quartus 13.1字符串快速输入
2014-9-17 14:33 1 1468
再发一帖求助,50分求助,还是这个蛋疼的JTAG接口,Altera的
2014-9-17 14:30 5 2436
[FPGA] FPGA和TMS320C6455之间的通信
2014-9-17 13:47 1 1145
timequest 中set input delay ,set output delay,怎么设置
2014-9-17 13:41 0 1824
[FPGA] 最近找工作,比较迷茫,求指点
2014-9-17 12:18 8 1865
成功解决FPGA设计时序问题的三大要点
2014-9-16 22:36 14 2484
[FPGA] 《自己动手写CPU》下载 attachment
2014-9-15 19:53 1 1226
[FPGA] fifo设计
2014-9-13 10:32 0 835
[verilog] 基于FPGA的示波器图文显示系统的设计方案
2014-9-12 11:46 4 2818
[verilog] 我与赛灵思的2012+菜鸟也分享
2014-9-12 11:44 18 3513
[verilog] 基于FPGA实现的可复用通信接口设计
2014-9-12 11:43 4 3031
[verilog] 自定义ram问题
2014-9-12 11:24 5 4185
[FPGA] 如何修正时序约束中slack为负的问题 attach_img
2014-9-11 21:41 3 2515
赛灵思领域专用目标设计平台背景介绍
2014-9-11 17:43 1 1414
Proteus 与单片机实时动态仿真
2014-9-11 16:53 14 10870
设计技巧:基于赛灵思Spartan-3A DSP的安全视频分析
2014-9-11 16:52 3 1892
iccavr 和avr studio安装调试总结 attach_img
2014-9-11 16:51 1 3381
基于EDK的FPGA算法开发总结
2014-9-11 15:45 3 2892
[verilog] 帮忙看看,新手
2014-9-10 17:57 2 1258
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