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新手,咨询下,哪个FPGA最便宜?
2014-3-19 10:05 3 2115
[FPGA] 求推荐学习xilinx spartan-3e的书或者资料,谢谢了!
2014-3-18 23:08 2 1276
[FPGA] FPGA内核电压与IO电压短路!我是新人,求大家帮忙解答
2014-3-18 16:42 5 1851
本人设计的DMA for xilinx V6 PCIE integrated IP  ...2
2014-3-18 12:53 21 7836
nandflash 坏块检测
2014-3-18 10:02 4 1349
[FPGA] 请教个问题Lattice的GAL16LV8D-5LJ如何烧录程序
2014-3-17 23:19 14 2129
[matlab] ise中如何约束clk到非时钟pin attach_img
2014-3-17 19:12 17 6130
[Quartus] Quartusii12.1调用ModelSim-Altera
2014-3-17 14:47 5 2075
[FPGA] 求教,本人想买一个FPGA开发板学习,求前辈推荐
2014-3-17 14:44 1 1354
[FPGA] 在ALTERA上调试的DDR2,local_init_done 一直为低电平
2014-3-15 09:46 1 2525
[FPGA] 提问 仿真时outs和hex没有信号 attach_img
2014-3-14 19:24 7 1509
请教IP问题
2014-3-14 13:51 2 1557
[Quartus] OFDM程序编译报错
2014-3-13 17:18 0 1657
[FPGA] MoSys Bandwidth Engine 2 和 Xilinx Kintex UltraScale 实现15.625Gbps通信 attach_img
2014-3-13 14:31 0 1501
rocketio 出现Running disparity错误
2014-3-13 14:18 6 1922
[FPGA] 关于FPGA和DSP的速度。
2014-3-13 10:09 2 1589
[VHDL] ise13.4只能进行功能仿真么?
2014-3-12 23:50 3 1461
[FPGA] Xilinx最新参考设计为客户提供业界唯一4x100G OTN转发器
2014-3-12 22:02 0 1432
[FPGA] 关于ALTERA DDR2IP 的local_ready!!!
2014-3-12 19:52 1 1837
[FPGA] 赛灵思:FPGA市场三十有成
2014-3-12 17:36 1 1205
FIFO仿真为何不对 attach_img
2014-3-12 12:08 5 1220
[FPGA] 关于Vivado时OpenTarget的一个报错。 attach_img
2014-3-12 10:28 7 2473
Cyclone 有三态IO吗?
2014-3-12 08:12 3 1839
分享几篇FPGA入门教程,希望对初学者有帮助 attachment
2014-3-11 23:57 14 2773
请教高手,使用FPGA扩展F2812并口应用的问题 attach_img
2014-3-11 23:54 8 7748
[FPGA] 找合作,HDMI【DVI】信号缩小
2014-3-11 23:50 1 1250
基于FPGA的交流电测量仪的设计
2014-3-11 23:50 5 3136
[FPGA] 准备上cy5 SoC了,有北京的朋友没
2014-3-11 23:49 4 1431
[FPGA] 新书《深入理解Altera FPGA 应用设计》出版倒计时 attach_img
2014-3-11 23:45 7 2003
[FPGA] Virtex-6的旁路电容和去耦电容。
2014-3-11 23:37 3 2025
[verilog] 如图所示,这种情况怎么完成16位数据的写? attachment
2014-3-11 10:59 5 1500
[FPGA] 求一份基于FPGA的出租车计价器毕业论文 谢谢啦
2014-3-8 09:48 3 1615
[Quartus] NIOS 调试问题
2014-3-7 23:09 4 1787
[FPGA] Xilinx 客户全定制工程创建办法
2014-3-7 16:16 0 1027
FPGA 程序时好时坏,求原因ORZ
2014-3-7 12:22 2 1087
[FPGA] xilinx spartan6做一个摄像头显示的问题
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[FPGA] quartus ii编译完后提示的警告数量和下面显示的警告数量不同 attach_img
2014-3-7 08:24 1 1134
各位大神,请教CH372设置工作方式的问题
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[verilog] 对一个有32位的reg变量赋值,每次只赋一位怎么实现? attach_img
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[verilog] 写法不同综合出的结果有什么差异
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