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关于Quartus II 13.0输入括号（）的问题 POS os luyaker 2014-2-19 20:21 6 2961
一种基于CPLD的DSP人机接口模块设计 (1) 接口模块模块设计星星之火红 2014-2-19 18:02 3 1665
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[FPGA] verilog 今日心得 verilog 电路硬件电路 TataJen 2014-2-19 16:06 6 1575
跨时钟的信号一定要做同步处理，请问同步处理是下面哪种信号时钟 Pulse entepino 2014-2-19 14:43 1 1254
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求助，quartus II 编译之critical warning 编译 braverty 2014-2-18 22:20 2 1759
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[FPGA] Xilinx 3500项专利、60项行业第一喜迎30周年 XILINX 赛灵思 BLE jameswangchip 2014-2-17 21:20 2 1321
在FPGA设计环境中加时序约束的技巧时序 FPGA设计时钟 LMQQ 2014-2-17 21:20 5 2222
[CPLD] CPLD小疑问时钟芯片 y957104 2014-2-17 21:16 4 1533
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求篇学位论文《高性能DDR3 PHY关键模块设计》 DDR3 模块设计 COM 钻研的鱼 2014-2-11 16:04 0 1803
[FPGA] 时钟与数据在FPGA中的同步设计 FPGA 时钟信号 eaglewgliu2 2014-2-11 09:46 6 1857
[FPGA] 今年准备向FPGA进攻，麻烦大家帮我看下那个厂家FPGA好。 FPGA Altium 芯片 CY工程师 2014-2-11 09:45 8 2032
关于FPGA的Place & Route 的问题 AC ce FPGA yuhaijian0112 2014-2-10 13:40 2 1571
[FPGA] ABL文件在xilinx环境中如何编译 XILINX 编译 HDL jjp1984 2014-2-10 11:19 2 2538
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