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[matlab] 影响FPGA设计时钟因素的探讨 attachment
2011-6-2 23:22 3 2134
探索嵌入式教育,第三届开源硬件大赛起航
2011-6-2 23:18 3 2767
降低FPGA功耗的设计技巧
2011-6-2 15:55 3 2253
SRAM工艺FPGA的加密技术 attachment
2011-6-2 15:50 6 2481
探析ARM启动代码
2011-6-2 15:44 7 2660
Verilog初学者遇到的问题,请教各位!
2011-6-2 15:32 10 3542
[matlab] Xilinx公司ISE10.1软件及简单设计流程介绍
2011-6-2 15:32 11 3620
FPGA开发板
2011-6-2 15:22 4 2368
[matlab] 寄存过的地址被XST吸收到BRAM里面之后会对timing有影响吗?
2011-6-2 15:15 3 2509
[FPGA] 本人有三块spartan-3e starter的板,想转让出去,有意的请进
2011-6-2 15:10 14 3677
Xilinx第三届OpenHW开源硬件与嵌入式大赛隆重开幕 attach_img
2011-6-2 14:34 5 4064
2011北京网友会讨论帖 attach_img
2011-6-2 09:33 4 2486
求指教,只会周期约束的悲剧。。。
2011-6-1 20:42 1 2828
买ALTERA FPGA开发板买CYCLONE哪个系列好?
2011-5-31 21:33 3 4829
XILINX终于集成模拟ADC了7系列的AMS 
2011-5-31 11:47 0 2370
Writing Successful RTL Descriptions in Verilog attachment agree
2011-5-31 11:43 12 3345
限时促销 - ML 605
2011-5-31 11:40 5 3062
max2 ccyclone2 使用5v电压的问题
2011-5-30 23:03 3 2639
【转】FPGA的“可编程”使你迷惑吗?  ...2
2011-5-30 22:27 28 6495
[matlab] FPGA调试工具chipscope attachment
2011-5-30 22:26 1 2567
Virtex-5 LX50T 配套的SFP选型?
2011-5-30 22:12 6 3689
求大侠指教,eda延时问题
2011-5-30 20:47 5 3137
刚设计了一块V6
2011-5-30 20:20 5 2406
VHDL attachment
2011-5-30 15:08 2 2542
如何用一片RAM实现收发的两个fifo
2011-5-30 11:19 6 4551
异步FIFO结构 attachment
2011-5-30 10:51 6 3180
。。。
2011-5-30 10:16 0 2196
使用retiming提高FPGA性能 attachment
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设计异步多时钟系统的综合以及描述技巧 attachment
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2011-5-30 08:57 9 2440
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2011-5-29 23:49 3 1924
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