订阅

今日: 0|主题: 14266|帖子: 104575

如何实现3组总线6个方向的数据传输?
2011-5-10 15:07 0 2262
请教高手:使用Xilinx哪个系列的FPGA实现MDIO接口好一点
2011-5-9 21:04 12 10148
[CPLD] 有用spartan 3E starter 在XPS做过简单实验的吗?
2011-5-9 20:56 14 7704
[matlab] DSP48E1 Multiplier sizes
2011-5-9 20:18 2 3271
[CPLD] 请问spartan-3E的差分信号约束文件怎么写啊?
2011-5-8 22:36 3 3411
三月英雄榜!!速速来领奖 attachment
2011-5-7 21:00 9 6940
随身随地查找下载赛灵思技术文档! attach_img
2011-5-7 20:58 16 4682
关于mig
2011-5-7 12:25 1 2128
求有经验者帮忙回答个问题
2011-5-7 12:20 4 2161
学习Verilog的感想  ...2
2011-5-6 17:06 36 9999
mcs文件是用什么软件能解读?谢谢
2011-5-6 16:41 2 3577
有没有1.5V~5V IO电平都能兼容的CPLD?
2011-5-6 14:08 3 3735
关于fpga的IO烧毁问题
2011-5-6 13:48 9 7447
[VHDL] Virtex-5 FPGA力助LTE仿真器 attachment
2011-5-5 21:59 4 2337
用verilog写的可控分频器的出错的疑问
2011-5-5 15:19 8 3185
大家帮我看看NCO attach_img
2011-5-5 10:04 0 1894
avb attachment
2011-5-4 22:05 1 1858
如何画波形转成PDF
2011-5-4 20:00 1 2183
求助,最近再看verilog,在I2C这里卡住了
2011-5-4 00:04 1 2869
开发xilinx的XC4000用哪个版本的ISE
2011-5-3 23:59 4 2703
[matlab] Xilinx 大学计划EDK,ISE入门教材10.1
2011-5-3 21:40 12 4479
我嘞个去~~~  ...2
2011-5-3 21:38 29 5213
显示控制 attachment
2011-5-3 21:28 5 2037
[CPLD] 求教高人,解答关于管脚约束时钟Pin的错误!!!! attach_img
2011-5-3 21:28 5 2712
如何通过改善Verilog程序以减少CPLD的宏单元用量
2011-5-3 17:09 7 4901
FPGA时序收敛设计技巧 attachment
2011-5-3 09:43 3 2258
FPGA仿真软件 attach_img
2011-5-2 10:37 5 4916
FPGA选型
2011-5-1 15:57 4 2732
问一个关于dcm的细节问题呀
2011-5-1 11:14 3 2817
请问ALTERA MAX V系列的IO口可以经电阻接到5V信号吗?谢谢!
2011-4-30 22:56 7 3504
[FPGA] XILINX XC5204和17128EPC是什么元件啊,
2011-4-30 22:52 1 2984
每天上21IC已成为一种习惯  ...2
2011-4-30 18:41 26 4672
快来报名啊—全新Zynq-7000可扩展处理平台网络研讨会
2011-4-30 16:06 2 2241
新手用modelsim atera 仿真的烦恼
2011-4-30 15:47 3 5629
浅说FPGA我自己理解中的硬件描述编程
2011-4-30 13:56 10 3190
Quartus II如何导入Xilinx的Testbench文件(.VHD)
2011-4-30 07:26 2 4105
FPGA设计流程 attachment
2011-4-29 23:02 4 2505
请高手帮忙
2011-4-29 20:41 2 2365
赛灵思每月通讯——四月之新闻
2011-4-29 18:00 3 2024
士兰微电子/光华芯电子
2011-4-29 13:55 0 2163
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

返回顶部 返回版块