今日: 1|主题: 14232|帖子: 104428 收藏 (179)
Quartusii中使用了SignalTap后,仿真无法进行 attach_img  ...2
2013-7-20 20:10 20 5070
设计时钟定时开关
2013-7-6 23:50 1 1297
ALTERA芯片PLL的疑问
2013-7-10 22:34 12 2554
spartan6 MCB仿真求助 attach_img
2013-9-30 11:08 9 2344
加载程序在复位后为何还存在 attach_img
2013-8-17 13:37 6 1447
一个计数的问题
2013-7-6 11:06 15 1453
为何不能综合?
2013-7-10 17:40 10 2168
【新手】planahead管脚约束差分时钟对
2013-7-9 10:15 9 2826
edk中软核中断信号的连接
2013-7-11 21:43 7 1772
在microblaze上移植linux attachment  ...2
2014-1-4 16:23 30 3560
FPGA控制CH372批量传输数据
2013-6-30 22:38 4 1803
求大神解决,MPMC 程序不能运行?
2013-6-28 21:41 1 2245
cyclone IV ddr2问题
2013-10-13 00:00 7 3594
CPLD寄存器值无故变化!!工程实际问题求救!!
2013-6-27 16:22 3 1380
vhdl简单问题求解
2013-6-28 21:36 14 1578
quartus 编译的一点小问题  ...2
2013-7-20 20:52 23 2964
请教一个FPGA自启动的问题  ...2
2013-8-9 15:22 38 3557
ISE里怎么生成自己的IP?
2013-7-7 11:38 9 1788
软件应用问题请教
2013-6-28 21:35 11 2342
急切请教有条件赋值的问题,在线等!
2013-6-25 23:05 8 1837
Xilinx芯片选型
2013-6-25 22:58 4 2686
1个时钟驱动整片FPGA,有哪些方法提高速率?
2013-6-25 22:57 5 1616
想了解一下IP核采购方面的内容
2013-6-29 20:20 14 1906
CPLD的罕见问题 attach_img
2013-7-8 09:48 13 2384
求助NOIS初学问题,谢谢
2013-6-25 12:09 9 1621
使用verilog或设计一个80 port
2013-7-10 15:15 12 3035
verilog 检测上升沿和下降沿的一种方法 attach_img
2014-12-9 20:11 12 11953
关于quartus仿真的一个小问题~~~ attach_img
2013-6-24 23:33 3 2193
Spartan-3 DCM使用求助 attach_img
2013-12-5 19:35 14 4940
关于时钟驱动的问题
2013-6-20 17:02 3 2382
有大神做过DDR2模型的Modelsim 仿真没有呢? attach_img
2013-6-24 10:57 10 4127
MCB使用过程中出现问题
2013-6-22 20:28 5 1683
把MCB文件添加到自己的工程,约束有错误,求大神指导!
2013-6-18 10:07 1 2207
MCB连续读,怎么保证读FIFO不溢出?
2013-6-20 20:44 4 1920
想用alter的cpld或fpga,请问哪儿有相关资料
2013-6-24 23:32 11 1877
关于VHDL或Verllog程序稳定性的问题
2013-6-13 10:30 10 2471
MCB translate 不过?求解
2013-6-7 14:43 0 1439
AXI总线,edk的bram在ise中生成bit文件出错
2013-6-5 16:55 0 11477
FPGA跑着跑着重新加载程序的问题
2013-6-22 20:51 18 3752
使用FPGA对光栅传感器的输出信号进行20细分可以吗?
2013-6-4 15:01 0 1316
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