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Quartus II可不可以读出CPLD里的检查和（checksum) checksum andy98998 2010-6-10 10:41 0 3453
熟悉MAX3000系列CPLD的请进 PLD DSP fang8_2 2011-11-11 20:02 14 5277
简单问题求助 ge edge ST shurenfa 2010-6-3 14:50 8 2511
ise请教 se AN LAN jlgcumt 2010-6-1 19:31 5 4397
散50分，只为请教一个问题，， ...2 3 HDL verilog VHDL ZHOUNACHU 2011-11-15 12:35 49 8033
请教高手，学精FPGA都需要那些方面的知识？ ...2 FPGA PGA FPGA开发 ytulin 2010-12-26 14:35 25 6911
modelsim6.2怎么打开变量窗口？ LSI model modelsim 西门闩 2010-7-17 08:28 2 2923
问一个Verilog 程序的问题，实现数据总线 verilog 数据总线 zhousun 2010-5-29 20:52 3 3565
请问网上有卖EPM240转7128S的PCB吗？ PCB epm240 PGA lyghj 2010-5-27 08:57 2 2891
CPLD输入驱动问题电路芯片 kevin04021101 2010-6-1 19:10 1 2259
CPLD输入干扰问题管脚信号 kevin04021101 2010-6-1 15:32 4 4847
嵌套状态机请教 LED Wire jlgcumt 2010-5-27 09:53 9 4092
NiosII编程中遇到的问题编程 NiosII ic hgy85714 2010-5-25 00:07 4 4106
请问有没有高人用FPGA做过线性插值运算？ FPGA PGA 线性 satellite025 2010-5-20 19:02 1 3346
图中的pad是什么意思（很弱智的问题）？ pad FPGA PGA shurenfa 2010-7-31 08:13 12 11516
quartus中的锁相环和Verilog的链接问题 verilog kpengs 2010-5-13 19:20 2 5321
请教各位高人quartus软件的波形仿真问题？仿真 quartus软件 pen satellite025 2010-5-12 09:40 5 3601
初学modelsim 6.0 se遇到的一个问题，急求解决 modelsim se ST letfly 2010-5-6 10:30 0 2588
新手求教--关于FPGA与单片机通信的问题 FPGA 单片机通信控制 cjh39 2010-5-9 19:00 2 2821
一个关于xilinx的microblaze的下载问题 MICROBLAZE XILINX ROM little@cat 2010-5-13 17:27 4 3155
关于FPGA特殊引脚CRC_ERROR 在QII中如何设置为普通IO口？ FPGA IO denike 2010-5-6 12:39 2 4913
疑问硬件 verilog 单片机汉江之源 2010-5-22 20:57 8 3096
fpga的配置芯片可以读出来么？ FPGA 芯片 altera z_no1 2010-7-25 09:40 12 4972
nios avalon总线的DMA波形的疑惑 DMA Avalon总线 NIOS ysdx 2010-5-10 09:25 1 4096
Xilinx ISE编译错误警告分析 XILINX 编译 se oldda 2010-4-28 20:59 1 3507
问下，编译时候出的这个错误如何解决？编译 se Pulse ZorroCN 2010-4-28 09:45 3 3648
做PS2发现的奇怪问题，求解答 ps TE 编码 tingtang 2010-4-26 12:40 0 2621
求助：基于FPGA的矩阵键盘程序矩阵键盘程序 FPGA AN hd328329346 2010-5-22 20:54 8 3730
FPGA中为何多用异步复位？ FPGA PGA 异步 ma9453 2016-3-4 22:27 18 4274
设计一个秒表引发的问题 Input npu se libaizhihun 2010-4-23 14:26 2 2556
按键扫描有问题，帮忙求解一下----很简短的小程序按键扫描触发 libaizhihun 2010-4-23 09:31 2 2576
有人用过altium做VHDL的波形仿真吗? Altium VHDL 仿真青石向晚 2010-4-27 16:12 2 3682
想用VHDL写个正弦输出信号 VHDL 输出信号 wajtmusic 2010-6-29 19:49 14 3787
Altera Cyclone的timing mode altera cyclone Timing letfly 2012-11-24 20:47 3 2620
请教版主一个问题 ios NIOS poc ma9453 2010-5-1 14:00 9 3325
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QuartusII如何把设计导出为verilog HDL源文件 HDL 源文件 verilog mugenwon 2010-4-17 13:39 3 3693
CPLD Warning: LATCH primitive "y$latch" is permanently enabled BLE warning MIT epsmc 2010-4-16 17:46 0 4488
如何分配FPGA各个管脚的网络功能网络管脚 FPGA electroman 2010-4-16 11:50 6 3426