本版专家: gaochy1126
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[Allegro] 找个BLE 4.0的layout 要懂天线的,
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[FPGA] 数据截位
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CSC8816GP的驱动代码谁有啊
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Verilog中浮点数进行截位
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[FPGA] VHDL 1602 第二行只显示点阵
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[multisim] multisim** attach_img
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哪位高人告诉我下LED驱动电源排名前十的方案公司有哪些?
2014-8-31 21:39 2 1384
[Allegro] licensing 问题 attach_img
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[PADS] PADS 新手一枚
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个人收藏的fpga设计资料 attachment  ...234
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[protel] AD08 和 AD09 有何区别?
2014-8-26 14:24 2 1300
[protel] pads 动态走线问题 attach_img
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CCS5.2 的graph 怎么不能好用?
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[protel] 请评价一下这个布局布线 attach_img
2014-8-25 11:07 7 1989
[cadence] Proteus Design Suite v8.1 SP1 build 17358 1CD
2014-8-23 10:35 0 1664
[Verilog HDL] 关于2.4G发射天线。 attach_img
2014-8-22 17:16 5 1853
[PADS] 请教前辈帮忙看看我画的板子,指点下 attach_img
2014-8-21 14:24 19 2164
vhdl时钟上升沿与下降沿都促发利用怎么编写??
2014-8-20 16:09 9 20115
分享职业机会
2014-8-20 09:13 0 1195
[protel] AD08 history目录下的压缩文件可以删除吗? attach_img
2014-8-20 08:48 5 4361
[PADS] reuse显示灰色的,不能使用是什么原因啊
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[FPGA] 求大神指导是哪里错了? attach_img
2014-8-18 16:05 5 3169
[FPGA] 请问管脚配置中off-chip termination和IN TERM \ OUT TERM分别指什么啊?
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[FPGA] 关于一个io标准的问题,请各位大侠指教
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[Allegro] Allegro中正负片的概念及相关设置
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[Allegro] cadence 导出网表错误 attach_img
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[multisim] multisim使用中几个小问题求解
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