收藏本版 |订阅

今日: 0|主题: 14374|帖子: 104884

基于赛灵思FPGA的出租车计价器设计
2013-7-18 21:49 2 2080
基于赛灵思FPGA和SRAM的数控振荡器的设计实现
2013-7-18 21:48 1 1602
赛灵思FPGA的芯片架构分析
2013-7-18 21:42 2 1752
大一点的FPGA动不动就30A,60A的电流,那2000T得多大功率 attach_img
2013-7-18 12:11 13 3884
[matlab] ISE 一些tips
2013-7-18 00:11 15 5236
怎么让pcie与1394b建立连接,实现数据传输
2013-7-18 00:11 3 1782
microblaze FSL: MapLib:979 - LUT6 symbol
2013-7-18 00:10 2 4260
verilog如何产生这样的信号
2013-7-18 00:07 2 2036
CPLD/FPGA可以用133M的晶振么
2013-7-18 00:04 11 2804
SP6 DDR、GTP总结 digest
2013-7-18 00:03 7 2964
verilog程序解释
2013-7-18 00:03 10 2660
仿真很重要  ...2
2013-7-17 23:55 26 3675
硬件项目设计心得  ...2
2013-7-17 23:48 22 4981
Altera SoC FPGA提升整体性能 降低开发成本
2013-7-17 23:45 2 1559
弱弱的提问一下,怎么在ISE 12.3 Xlinx Platform studio 设置不用的
2013-7-17 23:40 1 1643
FPGA个别引脚烧坏的情况
2013-7-16 19:05 0 1349
FPGA个别引脚烧坏的情况
2013-7-16 19:04 0 1631
求解在xc6slx16-3csg324上microblaze软核上axi_s6_ddrx控制器的设置
2013-7-13 14:03 1 2150
Xillinx 的20nm All Programmable 器件开始投片
2013-7-13 13:31 0 1771
分享:任意奇数分频(50%占空比) verilog 代码 attach_img agree
2013-7-12 19:49 17 4442
秘笈!FPGA设计指南——器件、工具和流程 attachment
2013-7-12 19:47 12 3627
源时钟和目的时钟为什么相差一个clock? attach_img
2013-7-12 19:31 13 1733
求二手DE2-115开发板
2013-7-12 10:40 2 2235
威视锐ZYNQ开发板-ZingSK高清视频接口实例--HDMI
2013-7-11 21:49 2 2423
edk中软核中断信号的连接
2013-7-11 21:43 7 2043
求264编码IP
2013-7-11 09:36 4 1618
新手
2013-7-10 23:05 0 1804
spartan6做的多屏接接板卡,新鲜出炉,show下,大家评价下 :) attach_img agree
2013-7-10 22:37 18 2973
威视锐ZYNQ开发板-ZingSK-USB摄像头视频采集与QT显示存储
2013-7-10 22:36 2 2895
威视锐ZYNQ开发板-ZingSK-CMOS视频采集与HDMI显示
2013-7-10 22:35 2 3845
ALTERA芯片PLL的疑问
2013-7-10 22:34 12 2866
锁相环控制寄存器、外设时钟控制寄存器和高低速外设寄存器分别都是什么作用?
2013-7-10 22:34 10 2033
威视锐ZYNQ开发板-ZingSK-CMOS视频采集与网络传输显示
2013-7-10 21:17 3 2616
(VHDL)奇数或偶数分频器如何设计?还有占空比怎么设计的啊?
2013-7-10 20:33 5 3151
为何不能综合?
2013-7-10 17:40 10 2460
求助:实现比时钟周期小的时延
2013-7-10 16:47 9 1554
使用verilog或设计一个80 port
2013-7-10 15:15 12 3438
FPGA做算法
2013-7-10 11:35 15 2610
有用FPGA做电机控制的吗?
2013-7-10 00:22 15 2674
如何利用赛灵思工具和技术优化FPGA功耗
2013-7-9 23:58 0 1184
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部