收藏本版 |订阅

今日: 25|主题: 14409|帖子: 104954

关于FPGA的FIFO的存储深度问题
2015-1-7 21:11 5 3630
[FPGA] Xilinx “Vivado 设计领导力” 大奖活动拉开序幕!
2015-1-6 18:30 0 954
[FPGA] FPGA输出正玄波求教
2015-1-6 11:25 3 1789
[FPGA] EP4CE6
2015-1-6 11:24 4 1993
[FPGA] 求经验
2015-1-4 13:32 1 646
[FPGA] FPGA换了一个芯片逻辑跑偏了,为什么?
2015-1-4 11:17 14 2286
求助:关于这个CPLD片子的输出信号问题。 attach_img
2015-1-4 09:22 9 2381
[verilog] ZEDBOARD 入门 attachment
2015-1-4 09:07 9 2792
上海的FPGA高手请短我(现在或年后想跳槽的)
2014-12-31 20:02 6 2289
[modelsim] 请教Virtex6的Serdes attachment
2014-12-30 15:58 13 5727
full address verify high是什么原因?
2014-12-30 14:41 0 1319
如何降低FPGA的输出驱动电流
2014-12-30 11:15 0 1079
[FPGA] 分享共赢
2014-12-30 09:23 1 925
[FPGA] 此程序用于输出三路PWM,仿真无误,但是有两个引脚没有信号,求助
2014-12-29 17:35 6 1096
[FPGA] 关于14.0版本PJ心得
2014-12-26 13:10 1 947
[FPGA] FPGA仿真解决方案 Aldec Active-HDL.v10.1.Win32_64 2CD
2014-12-25 10:20 0 1141
[FPGA] FPGA内部不支持3态,怎么解决多驱动问题啊??
2014-12-24 14:15 5 1133
[FPGA] 应用于尖端工业自动化与机器人的机器视觉方案 attach_img
2014-12-24 12:03 0 1298
2015年1月12日至芯科技感恩大回馈 ----FPGA短期班
2014-12-21 17:48 0 1016
[FPGA] 有偿提供Xilinx器件的Orcad原理图symbol(非PCB封装) attach_img
2014-12-20 11:44 12 3437
[FPGA] 2015至芯科技FPGA短期班感恩大回馈!
2014-12-19 20:11 0 1097
[FPGA] FPGA配置问题
2014-12-18 21:49 4 1611
摄像头输入频率问题?这样的输入频率可以吗?
2014-12-18 18:22 5 1427
FPGA链接DSP外部总线。采样方式哪种好
2014-12-18 14:49 8 1867
[FPGA] 赛灵思微信:每月有礼活动 attach_img
2014-12-18 14:41 1 1036
[verilog] 普通I/O输入时钟使用DCM
2014-12-18 14:35 3 1300
[FPGA] 为何已经将其他不用引脚三态,还是警告说 :有些引脚没有 attach_img
2014-12-18 10:07 2 1243
一款不错的VHDL和Verilog转换软件 attachment  ...23
2014-12-17 21:59 43 15699
fpga下最简单的testbench都过不了 这是神马意思 attach_img
2014-12-14 12:26 5 1259
[FPGA] 求助帖新手党入门求指导 attach_img
2014-12-13 10:44 2 940
下一页 »

快速发帖

还可输入 80 个字符
您需要登录后才可以发帖 登录 | 注册

本版积分规则

在线客服 返回版块 返回顶部